›

Tổng quan về cấu trúc máy tính và hợp ngữ

doc 133 trang huongle 5200
Download
Bạn đang xem 20 trang mẫu của tài liệu "Tổng quan về cấu trúc máy tính và hợp ngữ", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

  • doctong_quan_ve_cau_truc_may_tinh_va_hop_ngu.doc

Nội dung text: Tổng quan về cấu trúc máy tính và hợp ngữ

  1. TỔNG QUAN VỀ CẤU TRÚC MÁY TÍNH VÀ HỢP NGỮ
  2. 1.1. Giới thiệu Máy tính số (Digital computer) là máy giải quyết các vấn đề bằng cách thực hiện các chỉ thị do con người cung cấp. Chuỗi các chỉ thị này gọi là chương trình (program). Các mạch điện tử trong một máy tính số sẽ thực hiện một số giới hạn các chỉ thị đơn giản cho trước. Tập hợp các chỉ thị này gọi là tập lệnh của máy tính. Tất cả các chương trình muốn thực thi đều phải được biến đổi sang tập lệnh trước khi được thi hành. Các lệnh cơ bản là: - Cộng 2 số. - So sánh với 0. - Di chuyển dữ liệu. Tập lệnh của máy tính tạo thành một ngơn ngữ giúp con người cĩ thể tác động lên máy tính, ngơn ngữ này gọi là ngơn ngữ máy (machine language). Tuy nhiên, hầu hết các ngơn ngữ máy đều đơn giản nên để thực hiện một yêu cầu nào đĩ, người thiết kế phải thực hiện một cơng việc phức tạp. Đĩ là chuyển các yêu cầu này thành các chỉ thị cĩ chứa trong tập lệnh của máy. Vấn đề này cĩ thể giải quyết bằng cách thiết kế một tập lệnh mới thích hợp cho con người hơn tập lệnh đã cài đặt sẵn trong máy (built-in). Ngơn ngữ máy sẽ được gọi là ngơn ngữ cấp 1 (L1) và ngơn ngữ vừa được hình thành gọi là ngơn ngữ cấp 2 (L2). Một phương pháp thực thi chương trình L2 là chuyển một lệnh trong L2 bằng một chuỗi các lệnh tương đương trong L1. Kết quả là sẽ tạo thành một chương trình L1 và máy tính sẽ thực hiện chương trình tương đương L1 thay vì thực hiện chương trình L2. Kỹ thuật này gọi là biên dịch (compile). Cách khác là một lệnh trong chương trình L2 sẽ được xem như dữ liệu ngõ vào của chương trình L1 và tồn bộ chương trình L2 sẽ được thực thi tuần tự. Kỹ thuật này gọi là thơng dịch (interprete), nĩ khơng yêu cầu tạo ra một chương trình mới trong L1. Biên dịch và thơng dịch đều thực hiện chương trình L2 thơng qua tập lệnh trong chương trình L1. Chúng khác nhau ở chỗ là khi biên dịch thì tồn bộ chương trình L2 sẽ được chuyển thành chuỗi lệnh L1 rồi sau đĩ mới được thực thi cịn đối với phương pháp thơng dịch thì sẽ thực thi từng lệnh trong L2. Để thuận tiện hơn, ta giả sử tồn tại một máy tính sử dụng ngơn ngữ máy là L2, ta gọi máy tính này là máy ảo (virtual machine). Tuy nhiên, trong thực tế, để cĩ thể thực hiện biên dịch và thơng dịch , các ngơn
  3. ngữ L1 và L2 khơng được khác nhau nhiều. Như vậy, ngơn ngữ L2 cũng khơng thật sự giúp ích nhiều cho người thiết kế. Do đĩ, một tập lệnh kế tiếp được hình thành sẽ hướng về con người nhiều hơn là máy tính, tập lệnh này sẽ tạo thành một ngơn ngữ và ta gọi là ngơn ngữ L3. Ta cĩ thể viết các chương trình trong L3 như là đã tồn tại máy tính sử dụng GV: Phạm Hùng Kim Khánh Trang 1
  4. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính ngơn ngữ L3 (máy ảo L3). Các chương trình này sẽ được dịch sang ngơn ngữ L2 và được thực thi bằng một chương trình dịch L2. Việc xây dựng tồn bộ chuỗi các ngơn ngữ, mỗi ngơn ngữ được tạo ra sẽ thích hợp hơn ngơn ngữ trước đĩ sẽ cĩ thể tiếp tục cho đến khi nhận được ngơn ngữ thích hợp nhất. Sơ đồ một máy ảo n cấp cĩ thể biểu diễn như sau: Cấp n Máy ảo Mn dùng ngơn Chương trình trong Ln được dịch thành ngữ máy Ln ngơn ngữ của máy cấp thấp hơn Cấp 3 Máy ảo M3 dùng ngơn Chương trình trong L3 được dịch thành ngữ máy L3 ngơn ngữ L2 hay L1 Cấp 2 Máy ảo M2 dùng ngơn Chương trình trong L2 được dịch thành ngữ máy L2 ngơn ngữ máy L1 Cấp 1 Máy tính số M1 dùng Chương trình trong L1 được thực thi ngơn ngữ máy L1 trực tiếp bằng các mạch điện tử Hình 1.1. Máy ảo n cấp Một máy tính số cĩ n cấp cĩ thể xem như cĩ n-1 máy ảo khác nhau, mổi máy ảo cĩ một ngơn ngữ máy riêng. Các chương trình viết trên các máy ảo này khơng thể thực thi trực tiếp mà phải dịch thành các ngơn ngữ máy cấp thấp hơn. Chỉ cĩ máy thật dùng ngơn ngữ máy L1 mới cĩ thể thực thi trực tiếp bằng các mạch điện tử. Một lập trình viên sử dụng máy ảo cấp n khơng cần biết tất cả các trình dịch này. Chương trình trong máy ảo cấp n sẽ được thực thi bằng cách dịch thành ngơn ngữ máy cấp thấp hơn và ngơn ngữ máy này sẽ được dịch thành ngơn ngữ máy thấp hơn nữa hay dịch trực tiếp thành ngơn ngữ máy L1 và thực thi trực tiếp trên các mạch điện tử. GV: Phạm Hùng Kim Khánh Trang 2
  5. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 1.2. Máy nhiều cấp Hầu hết các máy tính hiện nay gồm cĩ 6 cấp: Cấp 5 Cấp ngơn ngữ hướng vấn đề Dịch (chương trình dịch) Cấp 4 Cấp ngơn ngữ hợp dịch Dịch (hợp dịch) Cấp 3 Cấp hệ điều hành Dịch 1 phần (hệ điều hành) Cấp 2 Cấp máy quy ước Thơng dịch (vi chương trình) Cấp 1 Cấp vi lập trình Vi chương trình (phần ứ) Cấp 0 Cấp logic số Hình 1.2 – Các cấp trên máy tính số Cấp 0 chính là phần cứng của máy tính. Các mạch điện tử của cấp này sẽ thực thi các chương trình ngơn ngữ máy của cấp 1. Trong cấp logic số, đối tượng quan tâm là các cổng logic. Các cổng này được xây dựng từ một nhĩm các transistor. Cấp 1 là cấp ngơn ngữ máy thật sự. Cấp này cĩ một chương trình gọi là vi chương trình (microprogram), vi chương trình cĩ nhiệm vụ thơng dịch các chỉ thị của cấp 2. Hầu hết các lệnh trong cấp này là di chuyển dữ liệu từ phần này đến phần khác của máy hay thực hiện việc một số kiểm tra đơn giản. Mỗi máy cấp 1 cĩ một hay nhiều vi chương trình chạy trên chúng. Mỗi vi chương trình xác định một ngơn ngữ cấp 2. Các máy cấp 2 đều cĩ nhiều điểm chung ngay cả các máy cấp 2 của các hãng sản xuất khác nhau. Các lệnh trên máy cấp 2 được thực thi bằng cách thơng dịch bởi vi chương trình mà khơng phải thực thi trực tiếp bằng phần cứng. GV: Phạm Hùng Kim Khánh Trang 3
  6. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Cấp thứ 3 thường là cấp hỗn hợp. Hầu hết các lệnh trong ngơn ngữ của cấp máy này cũng cĩ trong ngơn ngữ cấp 2 và đổng thời cĩ thêm một tập lệnh mới, một tổ chức bộ nhớ khác và khả năng chạy 2 hay nhiều chương trình song song. Các lệnh mới thêm vào sẽ được thực thi bằng một trình thơng dịch chạy trên cấp 2, gọi là hệ điều hành. Nhiều lệnh cấp 3 được thực thi trực tiếp do vi chương trình và một số lệnh khác được thơng dịch bằng hệ điều hành (do đĩ, cấp này là cấp hỗn hợp). Cấp 4 thật sự là dạng tượng trưng cho một trong các ngơn ngữ. Cấp này cung cấp một phương pháp viết chương trình cho các cấp 1, 2, 3 dễ dàng hơn. Các chương trình viết bằng hợp ngữ được dịch sang các ngơn ngữ của cấp 1, 2, 3 và sau đĩ được thơng dịch bằng các máy ảo hay thực tương ứng. Cấp 5 bao gồm các ngơn ngữ được thiết kế cho người lập trình nhằm giải quyết một vấn đề cụ thể. Các ngơn ngữ này được gọi là cấp cao. Một số ngơn ngữ cấp cao như Basic, C, Cobol, Fortran, Lisp, Prolog, Pascal và các ngơn ngữ lập trình hướng đối tượng như C++, J++, Các chương trình viết bằng các ngơn ngữ này thường được dịch sang cấp 3 hay 4 bằng các trình biên dịch (compiler). 1.3. Quá trình phát triển của máy nhiều cấp Các máy tính đầu tiên trong thập niên 40 chỉ cĩ 2 cấp: cấp máy quy ước và cấp logic số. Các lập trình viên phải làm việc trên cấp máy quy ước và chương trình được thực thi trên cấp logic số. Trong thập niên 50, Wikes đề xuất ý tưởng thiết kế máy tính 3 cấp. Máy tính này cĩ một trình thơng dịch cài đặt sẵn, khơng thay đổi, cĩ nhiệm vụ thực thi các chương trình trong cấp máy quy ước. Như vậy, phần cứng chỉ thực thi các vi chương trình với số lệnh giới hạn nên các mạch điện tử cũng đơn giản hơn. Trình dịch hợp ngữ (assembler) và các trình biên dịch cho ngơn ngữ cấp cao (compiler) phát triển vào những năm 50 tạo điều kiện dễ dàng hơn cho lập trình viên. Tuy nhiên, vào lúc này, lập trình viên phải tự điều hành máy. Vào những năm 60, việc tự động hĩa cơng việc điều hành bắt đầu được thực hiện. Một chương trình gọi là hệ điều hành (operating system) luơn được lưu trữ bên trong máy tính. Lập trình viên cung cấp các thẻ điều khiển và chương trình, chúng sẽ được đọc và thực thi bằng hệ điều hành. Trong nhiều năm tiếp theo, hệ điều hành càng trở nên phức tạp. Các lệnh, tiện ích và đặc trưng mới được thêm vào cấp máy quy ước cho đến khi xuất hiện một cấp mới. Một số lệnh của cấp mới này giống như cấp máy quy ước nhưng một số lệnh lại hồn tồn khác, nhất là các lệnh xuất nhập. Vào những năm đầu thập niên 60, các nghiên cứu ở đại học Dartmouth, MIT đã phát triển các hệ điều hành cho phép lập trình viên cĩ thể tác động trực tiếp lên máy tính. Trong các hệ thống này, thiết bị đầu cuối từ xa được nối với máy tính trung tâm qua các đường điện thoại. Một lập trình viên cĩ thể gõ chương trình và nhận kết quả trả về tức thời ở bất cứ nơi nào cĩ thiết bị đầu cuối. Các hệ thống này gọi là hệ thống chia sẻ thời gian (time-sharing system). 2. Phần cứng và phần mềm (Hardware and software) Các chương trình viết bằng ngơn ngữ máy (cấp 1) được thực thi trực tiếp bằng các mạch điện tử của máy tính, khơng cĩ trình thơng dịch và biên dịch nào can thiệp vào. Các mạch điện tử cùng với bộ nhớ và các thành phần xuất / nhập tạo nên phần cứng máy tính. GV: Phạm Hùng Kim Khánh Trang 4
  7. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Phần cứng bao gồm các mạch tích hợp, các board mạch in, cable, nguồn cung cấp, bộ nhớ, thiết bị đầu cuối, Phần mềm bao gồm các giải thuật và các biểu diễn của các giải thuật này gọi là chương trình. Nĩ chính là tập hợp các lệnh tạo thành một chương trình, chứ khơng phải là các phương tiện vật lý lưu trữ chúng. Một dạng trung gian giữa phần mềm và phần cứng gọi là phần dẻo (firmware). Nĩ chính là thành phần bao gồm phần mềm được đặt vào bên trong các mạch điện tử trong quá trình sản xuất. Phần dẻo được dùng khi chương trình khơng thay đổi hay hiếm khi phải thay đổi như chương trình điều khiển đặt trong ROM BIOS. Một thao tác bất kỳ thực thi bằng phần mềm cĩ thể được gắn trực tiếp vào phần cứng và một lệnh bất kỳ thực thi bằng phần cứng cũng cĩ thể được mơ phỏng bằng phần mềm. Quyết định đặt một số chức năng vào phần mềm và các chức năng khác vào phần cứng dựa trên các yếu tố giá thành, tốc độ, độ tin cậy. Trên nhiều máy tính đầu tiên, phần cứng và phần mềm được phân biệt rõ ràng. Phần cứng thực hiện vài lệnh đơn giản như cộng và nhảy, các thủ tục khác phải do lập trình viên tự thiết kế. Sau đĩ, một số thao tác thường xuyên thực thi địi hỏi các nhà thiết kế hướng đến yêu cầu xây dựng các mạch điện từ thực thi các thao tác này. Kết quả là hình thành xu hướng di chuyển các thao tác theo hướng từ cấp cao xuống cấp thấp hơn. Một số thao tác trước đây được lập trình ở cấp máy quy ước, sau đĩ được chuyển xuống thực thi ở phần cứng. Tuy nhiên, khi xuất hiện thế hệ máy tính dùng vi lập trình và thế hệ máy tính nhiều cấp, lại xuất hiện xu hướng ngược lại, nghĩa là di chuyển các thao tác từ cấp thấp lên cấp cao hơn. Ví dụ như lệnh cộng sẽ được thực hiện trực tiếp bằng phần cứng ở các máy trước kia. Đối với máy tính được vi lập trình hĩa, lệnh cộng của cấp máy quy ước được thơng dịch bằng một vi chương trình chạy trên cấp thấp nhất và được thực thi bằng một chuỗi các bước nhỏ: tìm lệnh, nạp lệnh, xác định lệnh, định vị dữ liệu, tìm và nạp dữ liệu từ bộ nhớ, thực thi phép cộng và lưu trữ kết quả. Một số đặc trưng trước đây được lập trình ở cấp máy quy ước, sau đĩ được thực hiện bằng phần cứng hay vi chương trình: - Các lệnh nhân, chia số nguyên. - Các lệnh xử lý dấu chấm động. - Các lệnh gọi thủ tục và quay về từ lệnh gọi thủ tục. - Các lệnh đếm. - Các lệnh quản lý chuỗi ký tự. - Các đặc trưng làm tăng tốc độ tính tốn chuỗi: định địa chỉ chỉ số và định địa chỉ gián tiếp. - Các đặc trưng cho phép chương trình di chuyển trong bộ nhớ sau khi đã thực thi (cấp phát lại bộ nhớ). - Các xung clock cho thủ tục định thời. - Các ngắt báo hiệu cho máy tính. GV: Phạm Hùng Kim Khánh Trang 5
  8. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính - Khả năng chuyển đổi quá trình. Như vậy, ta thấy ranh giới giữa phần cứng và phần mềm là khơng nhất định và thường xuyên thay đổi. Theo quan điểm của lập trình viên, cách thức thực thi một lệnh là khơng quan trọng, ngoại trừ tốc độ thực thi. Như vậy, phần cứng của người này cĩ thể là phần mềm của người kia.Từ đĩ dẫn đến ý tưởng thiết kế máy tính cĩ cấu trúc (structured computer). Đĩ là cấu trúc một máy tính thành một chuỗi các cấp, lập trình viên làm việc trên cấp n khơng quan tâm đến các cấp khác. 3. Tổ chức hệ thống máy tính 3.1. Cấu trúc một hệ thống máy tính Bộ nhớ trong ROM RAM Bus hệ thống CPU Giao tiếp Giao tiếp nhập xuất Thiết bị nhập: Thiết bị xuất: - Bàn phím - Màn hình - Chuột - Máy in - Scanner - Máy vẽ - Ổ đĩa - Ổ đĩa Thiết bị ngoại i Hình 1.3 – Sơ đồ khối một hệ thống máy tính Sơ đồ khối của một hệ thống máy vi tính cĩ thể mơ tả như hình vẽ. Nĩ bao gồm các khối: GV: Phạm Hùng Kim Khánh Trang 6
  9. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính - Khối xử lý trung tâm (CPU – Central Processing Unit): nhận và thực thi các lệnh. Bên trong CPU gồm các mạch điều khiển logic, mạch tính tốn số học, - Bộ nhớ (Memory): lưu trữ các lệnh và dữ liệu. Nĩ bao gồm 2 loại: bộ nhớ trong và bộ nhớ ngồi. Bộ nhớ thường được chia thành các ơ nhớ nhỏ. Mỗi ơ nhớ được gán một địa chỉ để CPU cĩ thể định vị khi cần đọc hay ghi dữ liệu. - Thiết bị ngoại vi (Input / Output): dùng để nhập hay xuất dữ liệu. Bàn phím, chuột, scanner, thuộc thiết bị nhập; màn hình, máy in, thuộc thiết bị xuất. Các ổ đĩa thuộc bộ nhớ ngồi cũng cĩ thể coi vừa là thiết bị xuất vừa là thiết bị nhập. Các thiết bị ngoại vi liên hệ với CPU qua các mạch giao tiếp I/O (I/O interface)/ - Bus hệ thống: tập hợp các đường dây để CPU cĩ thể liên kết với các bộ phận khác. 3.2. Hoạt động của máy tính Màn hình Card màn hình Giao tiếp Máy in song song RAM CPU Giao tiếp Modem nối tiếp Card PC mạng Điều khiển ổ đĩa Bàn phím Đĩa mềm Đĩa cứng Hình 1.4 – Sơ đồ khối một PC với các thiết bị ngoại vi GV: Phạm Hùng Kim Khánh Trang 7
  10. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính CPU được nối với các thành phần khác bằng bus hệ thống nghĩa là sẽ cĩ nhiều thiết bị cùng dùng chung một hệ thống dây dẫn để trao đổi dữ liệu. Do đĩ, để hệ thống khơng bị xung đột, CPU phải xử lý sao cho trong một thời điểm, chỉ cĩ một thiết bị hay ơ nhớ đã chỉ định mới cĩ thể chiếm dụng bus hệ thống. Do mục đích này, bus hệ thống bao gồm 3 loại: - Bus dữ liệu (data bus): truyền tải dữ liệu - Bus địa chỉ (address bus): chọn ơ nhớ hay thiết bị ngoại vi - Bus điều khiển (control bus): hỗ trợ trao đổi thơng tin trạng thái như phân biệt CPU phải truy xuất bộ nhớ hay ngoại vị, thao tác xử lý là đọc/ghi, CPU phát tín hiệu địa chỉ của thiết bị lên bus địa chỉ. Tín hiệu này được dưa vào mạch giải mã địa chỉ chọn thiết bị. Bộ giải mã sẽ phát ra chỉ một tín hiệu chọn chip đúng sẽ cho phép mở bộ đệm của thiết bị cần thiết, dữ liệu lúc này sẽ được trao đổi giữa CPU và thiết bị. Trong quá trình này, các tín hiệu điều khiển cũng được phát trên control bus để xác định mục đích của quá trình truy xuất. 3.3. Các chip hỗ trợ 3.3.1. Mạch tạo xung clock 8284 Mạch tạo xung clock dùng để cung cấp xung clock cho CPU. 1 18 CSYNC VCC 2 17 3 PCLK X1 16 4 AEN1 X2 15 5 RDY1 ASYNC 14 6 READY EFI 13 F/C 7 RD2 12 OSC 8 AEN2 11 RES 9 CLK 10 GND RESET 8284 Hình 1.5 – Mạch tạo xung clock 8284 CSYNC (Clock Synchronisation): ngõ vào xung đồng bộ chung khi hệ thống cĩ các 8284 dùng dao động ngồi tại chân EFI. Khi dùng mạch dao động trong thì phải nối GND. PCLK (Peripheral Clock): xung clock f = fX/6 (fX là tần số thạch anh) với chu kỳ bổn phận 50%. AEN 1 , AEN 2 (Address Enable): cho phép chọn các chân tương ứng RDY1, RDY2 báo hiệu trạng thái sẵn sàng của bộ nhớ hay thiết bị ngoại vi. RDY1, RDY2 (Bus ready): kết hợp với AEN1, AEN2 tạo các chu kỳ đợi ở CPU GV: Phạm Hùng Kim Khánh Trang 8
  11. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính READY: nối đến chân READY của µP. CLK (Clock): xung clock f = fX/3, nối với chân CLK của CPU. RESET: nối với chân RESET của CPU, là tín hiệu khởi động lại tồn hệ thống. RES (Reset Input): chân khởi động cho 8284, được nối với mạch RC để tự khởi động khi bật nguồn. OSC: ngõ ra xung clock cĩ tần số fX. F/C (Frequency / Crystal): chọn nguồn tín hiệu chuẩn cho 8284, nếu ở mức cao thì chọn tần số xung clock bên ngồi, ngược lại thì dùng xung clock từ thạch anh. EFI (External Frequency Input): xung clock từ bộ dao động ngồi. ASYNC : chọn chế độ làm việc cho tín hiệu RDY. Nếu ASYNC = 1, tín hiệu RDY cĩ ảnh hưởng đến tín hiệu READY cho đến khi cĩ xung âm của xung clock. Ngược lại thì RDY chỉ ảnh hưởng khi xuất hiện xung âm. X1,X2: ngõ vào của thạch anh, dùng để tạo xung chuẩn cho hệ thống. 18 1 VCC CSYNC 17 2 X1 PCLK 16 3 X2 AEN1 15 4 14 ASYNC RDY1 5 13 EFI READY 6 F/C RD2 12 7 OSC AEN2 11 8 10 RES CLK 9 RESET GND Vcc 8284 + Hình 1.6 – Mạch khởi động cho 8284 GV: Phạm Hùng Kim Khánh Trang 9
  12. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 3.3.2. Mạch định thời PIT – 8253 / 8254 (Programmable Interval Timer) OUT010 19A0 13 20A1 OUT1 17 11G0 OUT2 8 14G1 D0 7 16G2 D1 9 CLK0 D26 D35 15 CLK1 D44 18 CLK2 D53 2 22RD D6 D71 23WR 21CS 8253 Hình 1.7 – Sơ đồ chân của PIT 8253 OUT0 D7 ÷ D0 Đệm Bộ CLK0 dữ liệu đếm 0 GATE0 OUT1 RD Điều Bộ đếm CLK1 WR khiển 1 A1 đọc/ghi GATE1 A0 CS OUT2 Thanh Bộ đếm CLK2 ghi từ 2 điều GATE2 khiển Hình 1.8 – Sơ đồ khối của PIT 8253 O D7 ÷ D0: bus dữ liệu U CLK0 ÷ CLK2: ngõ vào xung clock cho các bộ đếm
  13. T0 ÷ OUT2: ngõ ra bộ đếm GV: Phạm Hùng Kim Khánh Trang 10 I Ộ BUS N
  14. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính RD , WR : cho phép CPU đọc / ghi dữ liệu từ / đến các thanh ghi của 8253 A1, A0: giải mã chọn bộ đếm hay thanh ghi điều khiển, thường được nối với bus địa chỉ của CPU A1 A0 Chọn 0 0 Bộ đếm 0 0 1 Bộ đếm 1 1 0 Bộ đếm 2 1 1 Thanh ghi từ điều khiển G0 ÷ G2 (Gate): cho phép hay cấm các bộ đếm hoạt động ( =1: cho phép, =0: cấm). PIT 8253 cĩ tất cả 5 chế độ đếm tùy thuộc vào giá trị trong thanh ghi điều khiển. SC1 SC0 RW1 RW0 M2 M1 M0 BCD Chọn bộ đếm Định dạng đếm 00: bộ đếm 0 0: đếm nhị phân 01: bộ đếm 1 1: đếm BCD (0 ÷ 999) 10: bộ đếm 2 11: đọc CWR trong 8254 Quy định phương thức Chế độ đếm đọc/ghi 000: chế độ 0 00: chốt bộ đếm 001: chế độ 1 01: đọc/ghi byte thấp 010: chế độ 2 10: đọc/ghi byte cao 011: chế độ 3 11: đọc/ghi byte thấp 100: chế độ 4 trước, byte cao sau 101: chế độ 5 Hình 1.9 – Dạng từ điều khiển của 8253 PIT 8253 cĩ 3 bộ đếm lùi 16 bit cĩ thể lập trình và độc lập với nhau. Mỗi bộ đếm cĩ tín hiệu xung clock riêng (8254 tương tự như 8253 nhưng cĩ thêm lệnh đọc thanh ghi từ điều khiển CWR). Địa chỉ các thanh ghi của PIT đối với PC là: GV: Phạm Hùng Kim Khánh Trang 11
  15. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Port (1) Port (2) Thanh ghi 40h 48h Bộ đếm 0 41h 49h Bộ đếm 1 42h 4Ah Bộ đếm 2 43h 4Bh CWR  Các chế độ đếm: Chế độ 0 (Interrupt on Terminal Count): tín hiệu ngõ ra ở mức thấp cho tới khi bộ đếm tràn thì sẽ chuyển lên mức cao. Chế độ 1 (Programmable Monoflop): tín hiệu ngõ ra chuyển xuống mức thấp tại cạnh âm của xung clock đầu tiên và sẽ chuyển lên mức cao khi bộ đếm kết thúc. Chế độ 2 (Rate Generator): tín hiệu ngõ ra xuống mức thấp trong chu kỳ đầu tiên và sau đĩ chuyển lên mức cao trong các chu kỳ cịn lại. Chế độ 3 (Square-Wave Generator): tương tự như chế độ 2 nhưng xung ngõ ra là sĩng vuơng khi giá trị đếm chẵn và sẽ thêm một chu kỳ ở mức cao khi giá trị đếm lẻ. Chế độ 4 (Software-triggered Pulse): giống như chế độ 2 nhưng xung Gate khơng khởi động quá trình đếm mà sẽ đếm ngay khi số đếm ban đầu được nạp. Ngõ ra ở mức cao để đếm và xuống mức thấp trong chu kỳ xung đếm. Sau đĩ, ngõ ra sẽ trở lại mức cao. Chế độ 5 (Hardware-triggered Pulse): giống như chế độ 2 nhưng xung Gate khơng khởi động quá trình đếm mà được khởi động bằng cạnh dương của xung clock ngõ vào. Ngõ ra ở mức cao và xuống mức thấp sau một chu kỳ clock khi quá trình đếm kết thúc.  Ba chức năng của 8253 trong PC: Cập nhật đồng hồ hệ thống: bộ đếm 0 của PIT phát tuần hồn một ngắt cứng qua IRQ0 của 8259 để CPU cĩ thể thay đổi đồng hồ hệ thống. Bộ đếm hoạt động trong chế độ 2. Ngõ vào được cấp xung clock tần số 1.19318 MHz. G0 = 1 để bộ đếm luơn được phép đếm. Giá trị ban đầu được nạp là 0 cho phép PIT phát ra xung chính xác với tần số:1.19318/65536 = 18.206Hz. Cạnh dương của mỗi xung này sẽ tạo ra một ngắt cứng trong 8259. Yêu cầu này sẽ dẫn tới ngắt 08h để cập nhật đồng hổ hệ thống 18.206 lần trong 1 giây. Làm tươi bộ nhớ: PIT nối với chip DMAC dùng làm tươi bộ nhớ DRAM. Bộ đếm 1 sẽ định kỳ kích hoạt kênh 0 của DMAC-8237A để tiến hành 1 chu trình đọc giả làm tươi bộ nhớ. Bộ nhớ 1 hoạt động trong chế độ 3 phát sĩng vuơng với giá trị nạp ban đầu là 18. Do đĩ sĩng vuơng được phát ra cĩ tần số 1,19318 MHz/18 = 66288 Hz (chu kỳ bằng 0.015s). Như vậy cứ sau 15 ms cạnh dương của sĩng vuơng này sẽ tạo 1 chu kỳ đọc giả để làm tươi bộ nhớ. Phát sĩng âm với tần số biến đổi ra loa của PC: Bộ đếm 2 của PIT được dùng để phát sĩng âm ra loa của PC. GV: Phạm Hùng Kim Khánh Trang 12
  16. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 3.3.3. Mạch điều khiển bus 8288 Mạch điều khiển bus 8288 lấy một số tín hiệu điều khiển của CPU và cung cấp các tín hiệu điều khiển cần thiết cho hệ vi xử lý. 1 20 2 IOB VCC 19 3 CLK S0 18 4 S1 S2 17 5 DT/R MCE/PDEN 16 6 ALE DEN 15 7 AEN CEN 14 8 MRDC INTA 13 9 AMWC IORC 12 10 MWTC AIOWC 11 GND IOWC 8288 Hình 1.10 – Mạch điều khiển bus 8288 IOB (Input / Output Bus Mode): điều khiển để 8288 làm việc ở các chế độ bus khác nhau. CLK (Clock): ngõ vào lấy từ xung clock hệ thống (từ 8284) và dùng để đồng bộ tồn bộ các xung điều khiển đi ra từ mạch 8288. S 2 , S1 , S0 : các tín hiệu trạng thái lấy trực tiếp từ CPU. Tuỳ theo các giá trị nhận được mà 8288 sẽ đưa các tín hiệu theo bảng: S2 S1 S0 Tạo tín hiệu 0 0 0 INTA 0 0 1 IORC 0 1 0 IOWC , AIOWC 0 1 1 Khơng 1 0 0 MRDC 1 0 1 MRDC 1 1 0 MWTC , AMWC 1 1 1 Khơng DT/ R (Data Transmit/Receive): CPU truyền (1) hay nhận (0) dữ liệu. ALE (Address Latch Enable): tín hiệu cho phép chốt địa chỉ, tín hiệu này thường được nối với chân G của 74573 để điếu khiển chốt địa chỉ. AEN (Address Enable): chờ thời gian trễ khoảng 150 ns sẽ tạo các tín hiệu điều khiển ở đầu ra của 8288 để đảm bảo rằng địa chỉ sử dụng đã hợp lệ. GV: Phạm Hùng Kim Khánh Trang 13
  17. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính MRDC (Memory Read Command): điều khiển đọc bộ nhớ MWTC (Memory Write Command): điều khiển ghi bộ nhớ AMWC (Advanced MWTC),: giống như MWTC nhưng hoạt động sớm hơn một chút dùng cho các bộ nhớ chậm đáp ứng kịp tốc độ CPU. IOWC (I/O Write Command): điều khiển ghi ngoại vi AIOWC (Advanced IOWC),: giống như IOWC nhưng hoạt động sớm hơn một chút dùng cho các ngoại vi chậm đáp ứng kịp tốc độ CPU. IORC (I/O Read Command): điều khiển đọc ngoại vi INTA (Interrupt Acknowledge): ngõ ra thơng báo CPU chấp nhận yêu cầu ngắt của thiết bị ngoại vi CEN (Command Enable): cho phép đưa ra tín hiệu DEN và các tín hiệu điều khiển khác của 8288. DEN (Data Enable): điều khiển bus dữ liệu thành bus cục bộ hay bus hệ thống. MCE / PDEN (Master Cascade Enable / Peripheral Data Enable): định chế độ làm việc cho mạch điều khiển ngắt PIC 8259 để nĩ làm việc ở chế độ master. 3.3.4. Chip điều khiển ngắt ưu tiên PIC 8259A (Priority Interrupt Controller) 18 11 IR0 D0 19 10 IR1 D1 20 9 IR2 D2 21 8 IR3 D3 22 7 IR4 D4 23 6 IR5 D5 24 5 IR6 D6 25 4 IR7 D7 27 12 A0 CAS0 13 26 CAS1 15 INTA 3 CAS2 RD 2 16 1 WR SP/EN CS 17 INT 8259A Hình 1.11 – Sơ đồ chân của 8259A Trong trường hợp nhiều yêu cầu ngắt cần phải phục vụ, ta thường dùng vi mạch 8259A để giải quyết vấn đề ưu tiên. 8259A cĩ thể giải quyết được 8 yêu cầu ngắt với 8 mức ưu tiên khác nhau. GV: Phạm Hùng Kim Khánh Trang 14
  18. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính  Các khối chức năng: IRR (thanh ghi yêu cầu ngắt): lưu trữ các yêu cầu ngắt tại ngõ vào ISR (thanh ghi phục vụ ngắt): lưu trữ các yêu cầu ngắt đang phục vụ IMR (thanh ghi mặt nạ ngắt): lưu trữ mặt nạ của các yêu cầu ngắt tại ngõ vào Control logic (logic điều khiển): gởi yêu cầu ngắt tới chân INTR của CPU khi cĩ tín hiệu ngắt tại ngõ vào của 8259A và nhận trả lời chấp nhận yêu cầu ngắt hay khơng INTA từ CPU để đưa kiểu ngắt vào CPU. Data bus buffer (đệm bus dữ liệu): giao tiếp giữa 8259A với bus dữ liệu của CPU. Cascade buffer / comparator (đệm nối tầng và so sánh): lưu trữ và so sánh số hiệu của các kiểu ngắt trong trường hợp dùng nhiều mạch 8259A. INTA INT Data bus buffer Control logic PR IRR RD Read / ISR IR0 WR Write (Interrupt (Priority (Interrupt IR1 A0 Logic Service Resolver) Request Register) Register) IR7 CS CAS0 Cascade INTERNAL BUS CAS1 buffer / IMR (Interrupt Mask Register) CAS2 comparator SP / EN Hình 1.12 – Sơ đồ khối của PIC 8259A  Các tín hiệu điều khiển: CAS0 ÷ 2 (In, Out): các ngõ vào chọn mạch 8259A tớ (slave) từ mạch 8259A chủ (master) trong trường hợp dùng nhiều mạch 8259A để tăng yêu cầu ngắt. GV: Phạm Hùng Kim Khánh Trang 15
  19. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính SP / EN (In, Out) (Slave Program / Enable Buffer): nếu 8259A hoạt động ở chế độ khơng dùng đệm dữ liệu thì tín hiệu này dùng để xác định mạch 8259A là mạch chủ ( SP = 1) hay tớ ( SP = 0). Nếu 8259A hoạt động ở chế độ cĩ đệm dữ liệu thì tín hiệu này dùng để cho phép giao tiếp giữa 8259A và CPU, khi đĩ mạch 8259A là master hay slave phải dựa vào từ lệnh khởi động ICW4. INT (Out): tín hiệu yêu cầu ngắt đưa đến CPU (chân INTR). INTA (In): nhận trả lời chấp nhận ngắt hay khơng từ CPU (chân INTA ) A0: cho phép chọn các từ điều khiển của 8259A. 8259A cho phép xử lý 8 ngắt với 8 mức ưu tiên khác nhau. Trong trường hợp hệ thống cĩ số lượng ngắt lớn hơn thì cĩ thể mắc nhiều 8259A liên tầng. 18 11 18 11 1 40 IR0 D0 IR0 D0 GND VCC 19 10 19 10 2 39 IR1 D1 IR1 D1 AD14 AD15 20 9 20 9 3 38 21 IR2 D2 8 21 IR2 D2 8 4 AD13 A16/S3 37 22 IR3 D3 7 22 IR3 D3 7 5 AD12 A17/S4 36 IR4 D4 IR4 D4 AD11 A18/S5 23 6 23 6 6 35 IR5 D5 IR5 D5 AD10 A19/S6 24 5 24 5 7 34 25 IR6 D6 4 25 IR6 D6 4 8 AD9 BHE/S7 33 IR7 D7 IR7 D7 9 AD8 MN/MX 32 27 27 10 AD7 RD 31 A0 1 A0 1 11 AD6 HOLD (RQ/GT0) 30 CS 3 CS 3 12 AD5 HLDA (RQ/GT1) 29 RD 2 RD 2 Vcc 13 AD4 WR (LOCK) 28 WR WR AD3 IO/M (S2) 12 CAS0 16 12 CAS0 16 14 27 13 SP/EN 17 13 SP/EN 17 15 AD2 DT/R (S1) 26 15 CAS1 INT 26 15 CAS1 INT 26 16 AD1 DEN (S0) 25 CAS2 INTA CAS2 INTA 17 AD0 ALE (QS0) 24 18 NMI INTA (QS1) 23 8259A - Slave 8259A - Master 19 INTR TEST 22 20 CLK READY 21 GND RESET 8086 Hình 1.13 – 8259A mắc liên tầng 3.3.5. Chip điều khiển truy nhập bộ nhớ trực tiếp DMAC 8237 (Direct Memory Access Controller) DMAC 8237 cĩ thể thực hiện truyền dữ liệu theo 3 kiểu: kiểu đọc (từ bộ nhớ ra thiết bị ngoại vi), kiểu ghi (từ thiết bị ngoại vi đến bộ nhớ) và kiểu kiểm tra. GV: Phạm Hùng Kim Khánh Trang 16
  20. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 32 30 A0 DB0 33 29 34 A1 DB1 28 35 A2 DB2 27 37 A3 DB3 26 38 A4 DB4 23 39 A5 DB5 22 40 A6 DB6 21 A7 DB7 12 25 CLK DAK0 24 19 DAK1 14 DRQ0 18 DAK2 15 17 DRQ1 DAK3 16 DRQ2 3 MEMR DRQ3 4 36 MEMW EOP 7 9 HLDA AEN 1 8 IOR ASTB 2 10 IOW HRQ 6 13 READY RESET 5 11 VX CS 8237 EOP Decrementor Incrementor A0 – A3 RESET Temp word Temp address I/O buffer count register register CS Bus 16 bit A4 – A7 READ Output buffer CLK Timing Read buffer R/W buffer AEN and Base Base word Current Current ADST control address count address word count MEMW Command control MEMR Write buffer Read buffer IOW IOR A8 – A15 D0 – D1 DRQ0 – DRQ3 DB0 – DB7 Command I/O buffer Priority RD DACK0 – DACK3 encoder and Mask HLDA rotating prority logic R/W Status Temp HRQ Request Mode Hình 1.14 – Sơ đồ chân và sơ đồ khối của DMAC 8237A GV: Phạm Hùng Kim Khánh Trang 17
  21. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính  Khối Timing and Control (định thời và điều khiển): Tạo các tín hiệu định thời và điều khiển cho bus ngồi (external bus). Các tín hiệu này được đồng bộ với xung clock đưa vào DMAC (tần số xung clock tối đa là 5 MHz).  Khối Priority encoder and rotating priority logic (mã hĩa ưu tiên và quay mức ưu tiên): DMAC 8237A cĩ 2 mơ hình ưu tiên: mơ hình ưu tiên cố định (fixed priority) và mơ hình ưu tiên quay (rotating priority). Trong mơ hình ưu tiên cố định, kênh 0 sẽ cĩ mức ưu tiên cao nhất cịn kênh 3 cĩ mức ưu tiên thấp nhất. Cịn đối với mơ hình ưu tiên quay thì mức ưu tiên khi khởi động giống như mơ hình ưu tiên cố định nhưng khi yêu cầu DMA tại một kênh nào đĩ được phục vụ thì sẽ được đặt xuống mức ưu tiên thấp nhất.  Khối Command Control (điều khiển lệnh): Giải mã các thanh ghi lệnh (xác định thanh ghi sẽ được truy xuất và loại hoạt động cần thực hiện).  Các thanh ghi: DMAC 8237A cĩ tất cả 12 loại thanh ghi nội khác nhau: Tên Kích thước (bit) Số lượng Thanh ghi địa chỉ cơ sở (Base Address Register) 16 4 Thanh ghi đếm từ cơ sở (Base Word Count Register) 16 4 Thanh ghi địa chỉ hiện hành (Current Address Register) 16 4 Thanh ghi đếm từ hiện hành (Current Word Count Register) 16 4 Thanh ghi địa chỉ tạm (Temporary Address Register) 16 1 Thanh ghi đếm từ tạm (Temporary Word Count Register) 16 1 Thanh ghi trạng thái (Status Register) 8 1 Thanh ghi lệnh (Command Register) 8 1 Thanh ghi tạm (Temporary Register) 8 1 Thanh ghi chế độ (Mode Register) 6 4 Thanh ghi mặt nạ (Mask Register) 4 1 Thanh ghi yêu cầu (Request Register) 4 1  Chức năng các chân của 8237A: CLK (Input): tín hiệu xung clock của mạch. Tín hiệu này thường được lấy từ 8284 sau khi qua cổng đảo. CS (Input): thường được nối với bộ giải mã địa chỉ. RESET (Input): khởi động 8237A, được nối với ngõ RESET của 8284. Khi Reset thì thanh ghi mặt nạ được lập cịn các phần sau bị xĩa: GV: Phạm Hùng Kim Khánh Trang 18
  22. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính + Thanh ghi lệnh + Thanh ghi trạng thái + Thanh ghi yêu cầu + Thanh ghi tạm + Flip-flop đầu/cuối (First/Last flip-flop) READY (Input): nối với READY của CPU để tạo chu kỳ đợi khi truy xuất các thiết bị ngoại vi hay bộ nhớ chậm. HLDA (Hold Acknowledge)(Input): tín hiệu chấp nhận yêu cầu treo từ CPU DRQ0 – DRQ3 (DMA Request)(Input): các tín hiệu yêu cầu treo từ thiết bị ngoại vi. DB0 – DB7 (Input, Output): nối đến bus địa chỉ và dữ liệu của CPU IOR , IOW (Input, Output): sử dụng trong các chu kỳ đọc và ghi EOP (End Of Process)(Input,Output): bắt buộc DMAC kết thúc quá trình DMA nếu là ngõ vào hay dùng để báo cho một kênh biết là dữ liệu đã chuyển xong (Terminal count – TC), thường dùng như yêu cầu ngắt để CPU kết thúc quá trình DMA. A0 – A3 (Input, Output): chọn các thanh ghi trong 8237A khi lập trình hay dùng để chứa 4 bit địa chỉ thấp. A4 – A7 (Output): chứa 4 bit địa chỉ HRQ (Hold Request)(Output): tín hiệu yêu cầu treo đến CPU DACK0 – DACK3 (DMA Acknowledge)(Output): tín hiệu trả lời yêu cầu DMA cho các kênh. AEN (Output): cho phép lấy địa chỉ vùng nhớ cần trao đổi ADSTB (Address Strobe)(Output): chốt các bit địa chỉ cao A8 – A15 chứa trong các chân DB0 – DB7 MEMR , MEMW (Output): dùng để đọc / ghi bộ nhớ.  Các thanh ghi nội: Các thanh ghi nội trong DMAC 8237A được truy xuất nhờ các bit địa chỉ thấp A0 – A3. Bit địa chỉ Địa Chọn chức năng R/W? A3 A2 A1 A0 chỉ 0 0 0 0 X0 Thanh ghi địa chỉ bộ nhớ kênh 0 R/W 0 0 0 1 X1 Thanh ghi đếm từ kênh 0 R/W 0 0 1 0 X2 Thanh ghi địa chỉ bộ nhớ kênh 1 R/W 0 0 1 1 X3 Thanh ghi đếm từ kênh 1 R/W GV: Phạm Hùng Kim Khánh Trang 19
  23. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 0 1 0 0 X4 Thanh ghi địa chỉ bộ nhớ kênh 2 R/W 0 1 0 1 X5 Thanh ghi đếm từ kênh 2 R/W 0 1 1 0 X6 Thanh ghi địa chỉ bộ nhớ kênh 3 R/W 0 1 1 1 X7 Thanh ghi đếm từ kênh 3 R/W 1 0 0 0 X8 Thanh ghi trạng thái / lệnh R/W 1 0 0 1 X9 Thanh ghi yêu cầu W 1 0 1 0 XA Thanh ghi mặt nạ cho một kênh W 1 0 1 1 XB Thanh ghi chế độ W 1 1 0 0 XC Xĩa flip-flop đầu/cuối W 1 1 0 1 XD Xĩa tồn bộ các thanh ghi / đọc thanh ghi tạm W/R 1 1 1 0 XE Xĩa thanh ghi mặt nạ W 1 1 1 1 XF Thanh ghi mặt nạ W Địa chỉ các thanh ghi nội dùng ghi / đọc địa chỉ: Kênh IOR IOW A3 A2 A1 A0 Thanh ghi R/W? 0 1 0 0 0 0 0 Địa chỉ cơ sở và địa chỉ hiện hành W 0 1 0 0 0 0 Địa chỉ hiện hành R 1 0 0 0 0 1 Bộ đếm cơ sở và bộ đếm hiện hành W 0 1 0 0 0 1 Bộ đếm hiện hành R 1 1 0 0 0 1 0 Địa chỉ cơ sở và địa chỉ hiện hành W 0 1 0 0 1 0 Địa chỉ hiện hành R 1 0 0 0 1 1 Bộ đếm cơ sở và bộ đếm hiện hành W 0 1 0 0 1 1 Bộ đếm hiện hành R 2 1 0 0 1 0 0 Địa chỉ cơ sở và địa chỉ hiện hành W 0 1 0 1 0 0 Địa chỉ hiện hành R 1 0 0 1 0 1 Bộ đếm cơ sở và bộ đếm hiện hành W 0 1 0 1 0 1 Bộ đếm hiện hành R 3 1 0 0 1 1 0 Địa chỉ cơ sở và địa chỉ hiện hành W 0 1 0 1 1 0 Địa chỉ hiện hành R 1 0 0 1 1 1 Bộ đếm cơ sở và bộ đếm hiện hành W 0 1 0 1 1 1 Bộ đếm hiện hành R GV: Phạm Hùng Kim Khánh Trang 20
  24. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Địa chỉ các thanh ghi trạng thái và điều khiển: IOR ` IOW A3 A2 A1 A0 Thanh ghi 1 0 1 0 0 0 Ghi thanh ghi lệnh 0 1 1 0 0 0 Đọc thanh ghi trạng thái 1 0 1 0 0 1 Ghi thanh ghi yêu cầu 1 0 1 0 1 0 Ghi thanh ghi mặt nạ 1 0 1 0 1 1 Ghi thanh ghi chế độ 1 0 1 1 0 0 Xĩa flip-flop đầu/cuối 1 0 1 1 0 1 Xĩa tất cả các thanh ghi nội 0 1 1 1 0 1 1 0 1 1 1 0 Địa chỉ cơ sở và địa chỉ hiện hành 0 1 1 1 1 0 Địa chỉ hiện hành 1 0 1 1 1 1 Bộ đếm cơ sở và bộ đếm hiện hành 0 1 1 1 1 1 Bộ đếm hiện hành Mạch 8273A-5 chứa 4 kênh trao đổi dữ liệu DMA với mức ưu tiên lập trình được. 8237A-5 cĩ tốc độ truyền 1 MBps cho mỗi kênh và 1 kênh cĩ thể truyền 1 mảng cĩ độ dài 64 KB. Để cĩ thể sử dụng mạch DMAC 8237A, ta cần tạo tín hiệu điều khiển như sau: Vcc 2 4 IOR 1A 1Y 3 5 1B 7 6 2A 2Y IOW 2B 9 RD 11 MEMR 10 3A 3Y 3B WR 14 12 13 4A 4Y MEMW 4B AEN (8237A) 15 G 1 A/B IO/ M 74LS257 Hình 1.15 – Tín hiệu điều khiển cho hệ thống làm việc với DMAC 8237A Tín hiệu AEN từ 8237A dùng để cấm các tín hiệu điều khiển từ CPU khi DMAC đã nắm quyền điều khiển bus. GV: Phạm Hùng Kim Khánh Trang 21
  25. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 3.3.6. Chip điều khiển màn hình CRTC 6845 (Cathode Ray Tube Controller) 33 4 D0 MA0 32 5 31 D1 MA1 6 30 D2 MA2 7 29 D3 MA3 8 28 D4 MA4 9 27 D5 MA5 10 26 D6 MA6 11 D7 MA7 12 21 MA8 13 CLK MA9 14 23 MA10 15 E 3 MA11 16 2 LPSTD MA12 17 24 RST MA13 22 RS 38 RA0 25 R/W 37 CS RA1 36 RA2 35 RA3 34 RA4 19 CURSOR 18 DE 39 HS 40 VS 6845 Hình 1.16 – Sơ đồ chân của 6845 RST (Reset): khởi động lại 6845. LPSTD (Light Pen Strobe): lưu trữ địa chỉ hiện hành của RAM màn hình trong thanh ghi bút sáng. CPU đọc thanh ghi và xác định vị trí bút sáng trên màn hình. MA0 ÷ MA13 (Memory Address): 14 địa chỉ nhớ cho RAM màn hình. DE (Display Enable): cho phép (=1) hay khơng (=0) các tín hiệu điều khiển và địa chỉ vùng hiện lên màn hình. CURSOR: vị trí con trỏ đã quét (=1) hay chưa (=0). VS (Vertical Synchronization): ngõ ra tín hiệu đồng bộ quét dọc HS (Horizontal Synchronization): ngõ ra tín hiệu đồng bộ quét ngang RA0 ÷RA4 (Row Address): phân định hàng quét của ký tự trong chế độ văn bản (32 hàng quét). Trong chế độ đồ họa, chúng kết hợp với MA0 ÷ MA13 tạo các địa chỉ cho các bank RAM màn hình. D0 ÷ D7: đường dữ liệu. CS : chọn chip. RS (Regigter Select): chọn thanh ghi địa chỉ (=0) hay thanh ghi dữ liệu (=1). GV: Phạm Hùng Kim Khánh Trang 22
  26. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính E: xung âm kích hoạt bus dữ liệu và dùng như xung clock cho 6845 đọc / ghi dữ liệu vào các thanh ghi bên trong. R/W : đọc / ghi dữ liệu vào các thanh ghi. CLK: dùng đồng bộ với tín hiệu của màn hình và thường bằng tốc độ hiện ký tự trên màn hình. 3.3.7. Chip đồng xử lý tốn học 8087/80287/80387 (Mathematical co-processor) Các bộ đồng xử lý tốn 80x87 hỗ trợ CPU trong việc tính tốn các biểu thức dùng dấu chấm động như cộng, trừ, nhân, chia các số dấu chấm động, căn thức, logarit, Chúng cho phép xử lý các phép tốn này nhanh hơn nhiều so với CPU. Thời gian xử lý giữa 8087 và 8086 như sau (dùng xung clock 8 MHz): Phép tốn 8087 [µs] 8086 [µs] Cộng / trừ 10.6 1000 Nhân 11.9 1000 Chia 24.4 2000 Căn bậc hai 22.5 12250 Tang 56.3 8125 Lũy thừa 62.5 10680 Lưu trữ 13.1 750  8087: 8087 gồm một đơn vị điều khiển (CU – Control Unit) dùng để điều khiển bus và một đơn vị số học (NU – Numerical Unit) để thực hiện các phép tốn dấu chấm động trong các mạch tính lũy thừa (exponent module) và mạch tính phần định trị (mantissa module). Khác với 8086, thay vì dùng các thanh ghi rời rạc là một ngăn xếp thanh ghi. Đơn vị điều khiển nhận và giải mã lệnh, dọc và ghi các tốn hạng, chạy các lệnh điều khiển riêng của 8087. Do đĩ, CU cĩ thể đồng bộ với CPU trong khi NU đang thực hiện các cơng việc tính tốn. CU bao gồm bộ điều khiển bus, bộ đệm dữ liệu và hàng lệnh. Ngăn xếp thanh ghi cĩ tất cả 8 thanh ghi từ R0 ÷ R7, mỗi thanh ghi dài 80 bit trong đĩ bit 79 là bit dấu, bit 64 ÷ 78 dùng cho số mũ và phần cịn lại là phần định trị. Dữ liệu truyền giữa các thanh ghi này được thực hiện rất nhanh do 8087 cĩ độ rộng bus dữ liệu là 84 bit và khơng cần phải biến đổi định dạng. Ngay sau khi reset PC, bộ đồng xử lý kiểm tra xem nĩ cĩ được nối với PC hay khơng bằng các đường BHE /S7. 8087 sẽ điều chỉnh độ dài của hàng lệnh cho phù hợp với CPU (nếu dùng 8086 thì độ dài là 6 byte). GV: Phạm Hùng Kim Khánh Trang 23
  27. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính CU - Control Unit NU - Numerical Unit Từ điều khiển Bộ điều Module Module khiển số lũy thừa định trị Từ trạng thái Bus dữ liệu Đệm dữ liệu Từ thẻ Thanh ghi Địa chỉ trạng thái Điều khiển bus ngăn xếp Hình 1.17 – Sơ đồ khối của 8087 16 8 16 8 15 AD0 AD8 7 15 AD0 AD8 7 14 AD1 AD9 6 14 AD1 AD9 6 13 AD2 AD10 5 13 AD2 AD10 5 12 AD3 AD11 4 12 AD3 AD11 4 11 AD4 AD12 3 11 AD4 AD12 3 10 AD5 AD13 2 10 AD5 AD13 2 9 AD6 AD14 39 9 AD6 AD14 39 CLK (8284) AD7 AD15 AD7 AD15 19 38 19 38 CLK A16/S3 INT (8259) CLK A16/S3 37 37 23 A17/S4 18 A17/S4 BUSY 36 INTR 36 25 A18/S5 35 33 A18/S5 35 24 QS0 A19/S6 17 MX A19/S6 QS1 26 NMI 26 22 S0 22 S0 31 READY 27 31 READY 27 33 RQ/GT0 S1 28 30 RQ/GT S1 28 21 RQ/GT1 S2 IRx (8259) 21 0 S2 RST 32 23 RQ/GT 34 34 INT 1 BHE/S7 BHE/S7 29 RST LOCK 25 TEST QS0 24 8087 QS1 32 RD 8086 Hình 1.18 – Sơ đồ kết nối 8087 và CPU 8086 GV: Phạm Hùng Kim Khánh Trang 24
  28. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính 8087 cĩ một thanh ghi trạng thái là thanh ghi từ thẻ (tag word) gồm các cặp bit Tag0 ÷ Tag7 để lưu trữ các thơng tin liên quan đến nội dung của các thanh ghi R0 ÷ R7 để cho phép thực hiện một số tác vụ nhanh hơn. Mỗi thanh ghi từ thẻ cĩ 2 bit xác định 4 giá trị khác nhau của các thanh ghi Ri. Tag = 00: xác định Tag = 01: zero Tag = 10: NAN, giá trị bất thường Tag = 11: rỗng  80287: Do 80286 cĩ chế độ mạch bảo vệ nên mạch ghép nối giữa 80286 và 80287 được thiết kế khác 8087ở đơn vị điều khiển CU. Bộ đồng xử lý ở đây khơng thực hiện truy xuất bộ nhớ trực tiếp. Để truy xuất được bộ nhớ, 80287 khơng những cần một đơc vị định địa chỉ đơn giản của nĩ mà cịn phải được tăng cường thêm chức năng quản lý bộ nhớ của 80286. Cấu trúc bên trong của 80287 cũng tương tự như 8087, chỉ cĩ đơn vị bus thay đổi cho phù hợp với 80286. S0 S1 36 34 D0 A0 38 33 D1 A1 15 10 40 32 S0 CLK D2 A2 16 13 42 28 S1 PCLK 44 D3 A3 27 7 4 2 23 46 D4 A4 26 X1 READY S0 D0 8 12 22 48 D5 A5 25 X2 RESET S1 1 S0 D1 D6 A6 21 50 24 S1 D2 D7 A7 1 32 20 37 23 17 ARDY 37 CLK D3 19 39 D8 A8 22 5 AYEN CLK286 D4 18 41 D9 A9 21 6 EFI 29 D5 17 43 D10 A10 20 CMD0 11 F/C 31 D6 16 45 D11 A11 19 2 RES 3 CMD1 D7 15 47 D12 A12 18 3 SRDY 39 COD/INTA D8 14 49 D13 A13 17 SYEN 38 CKM D9 12 51 D14 A14 16 34 HLDA D10 11 D15 A15 15 82284 33 NPS1 D11 8 52 A16 14 CAP 27 NPS2 D12 7 A17 13 NPRD D13 31 A18 28 6 CLK 12 19 13 36 NPWR D14 5 A19 11 S0 3 S0 82288 INTA 12 40 PEACK D15 54 A20 10 BUSY S1 S1 IORC 11 35 READY 26 53 A21 8 ERROR 18 IOWC RESET 25 64 ERROR A22 7 M/IO 8 BUSY 24 57 HOLD A23 MRDC PEREQ INTR 2 9 59 1 CLK MWTC NMI BHE 61 66 PEREQ COD/INTA 15 5 80287 63 65 14 CEN/AEN ALE 16 29 READY HLDA 68 7 CENL DEN 17 RST LOCK 67 6 CMDLY DT/R 4 M/IO 6 MCE PEACK 5 1MB S0 S0 4 S1 READY S1 80286 15 10 S0 CLK 16 13 S1 PCLK 7 4 X1 READY 8 12 X2 RESET 1 17 ARDY 5 AYEN 6 EFI 11 F/C 2 RES 3 SRDY SYEN 82284 Hình 1.19 – Sơ đồ kết nối giữa 80286 và 80287 GV: Phạm Hùng Kim Khánh Trang 25
  29. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Khác vơi 8087, 80287 hoạt động khơng đồng bộ với CPU nên cĩ thể dùng xung clock riêng.  80387: Ưu điểm của 80387 so với 80287 là cĩ thể thực hiện các phép tốn số học nhanh hơn. No cĩ bus dữ liệu 32 bit như CPU và sử dụng cơng nghệ CMOS nên cơng suất tiêu thụ thấp hơn. 4. Các thế hệ máy tính 4.1. Máy tính cơ khí Năm 1942, nhà khoa học Pháp Blaise Pascal xây dựng một máy đầu tiên thực hiện cơng việc tính tốn. Đây là thiết bị hồn tồn bằng cơ khí sử dụng các bánh răng và cung cấp lực bằng một cánh tay quay. Nĩ chỉ thực hiện được các phép tốn cộng và trừ. 30 năm sau, nhà tốn học Đức Baron Gottfried Wilherm von Leibniz xây dựng một máy cơ khí làm được phép nhân và chia. Sau đĩ, giáo sư Charles Babbage đã thiết kế và xây dựng máy sai phân (difference engine). Nĩ được thiết kế để chạy một giải thuật đơn: phương pháp sai phân hữu hạn sử dụng các đa thức và cũng chỉ thực hiện các phép tốn cộng và trừ. Năm 1834, Babbage thiết kế và xây dựng máy phân tích (analytical engine). Máy phân tích cĩ 4 thành phần: bộ lưu trữ (bộ nhớ), bộ tính tốn, thành phần nhập (đầu đọc thẻ đục lỗ) và thành phần xuất (in và đục lỗ). Bộ tính tốn cĩ thể nhận các tốn hạng từ bộ lưu trữ, thực hiện phép tốn cộng, trừ, nhân hay chia chúng và trả kết quả về bộ lưu trữ. Phát triển tiếp theo của máy phân tích là máy đa năng. Máy đọc lệnh từ các thẻ đục lỗ và thực thi chúng. Bằng cách đục lỗ một chương trình khác trên thẻ nhập, máy phân tích cĩ khả năng thực hiện các tính tốn khác. Lập trình viên máy tính đầu tiên là Ada Lovelace đã tạo ra phần mềm cho máy phân tích. Vào những năm 1930, Konrad Zuse xây dựng một chuỗi các máy tính tốn tự động bằng cách sử dụng các relay từ. Sau đĩ, John Atanasoff và George Stibbitz đã thiết kế các máy tính (calculator). Máy của Atanasoff sử dụng số nhị phân và cĩ các tụ điện làm cho bộ nhớ được làm tươi theo chu kỳ. Tuy nhiên, máy này bị thất bại do cơng nghệ phần cứng khơng tương xứng với ý tưởng thiết kế. Năm 1944, Aiken hồn tất máy tính Mark 1, cĩ tất cả 72 từ, mỗi từ 23 số thập phân và cĩ thời gian một chu kỳ là 6 giây. Việc nhập và xuất thực hiện bằng các băng giấy đục lỗ. 4.2. Máy tính đèn điện tử - thế hệ thứ nhất Năm 1943, máy tính số điện tử đầu tiên trên thế giới bắt đầu hoạt động, máy Colossus. Colossus do Alan Turing thiết kế nhằm thực hiện giải mã các thơng điệp đã mã hĩa trong chiến tranh thế giới thứ 2. Cũng trong năm 1943, Mauchley và Presper Eckert bắt đầu tiến hành xây dựng máy tính ENIAC (Electronic Numerical Integrator And Computer). ENIAC gồm 1800 đèn điện tử và 1500 relay, cân nặng 30 tấn, cơng suất tiêu GV: Phạm Hùng Kim Khánh Trang 26
  30. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính thụ 140 kWh. Nĩ cĩ tất cả 20 thanh ghi, mỗi thanh ghi cĩ thể lưu trữ một số thập phân 10 chữ số. Sau đĩ, John von Neumann thiết kế máy IAS dựa cơ sở trên máy EDVAC, là một phiên bản nâng cao của ENIAC. Máy von Neumman cĩ 5 phần cơ bản: bộ nhớ, đơn vị luận lý số học (ALU – Arithmetich Logic Unit), đơn vị điều khiển chương trình, thiết bị nhập và thiết bị xuất. Bộ nhớ cĩ tất cả 4096 từ, mỗi từ lưu trữ 40 bit. Mỗi từ chứa 2 lệnh 20 bit hay một số nguyên cĩ dấu 39 bit. Mỗi lệnh 20 bit gồm cĩ 8 bit xác định loại lệnh và 12 bit xác định 1 trong 4096 từ nhớ. Bộ nhớ Đơn vị ALU Nhập điều khiển Xuất Thanh ghi tích lũy Hình 1.20 – Máy von Neumann Vào cùng thời gian của máy IAS, các nhà nghiên cứu ở MIT cũng đang xây dựng một máy tính, máy Whirlwind 1. Nĩ cĩ từ dài 16 bit và thiết kế để điều khiển thời gian thực. 4.3. Máy tính transistor – thế hệ thứ hai Năm 1948, John Bardeen, Walter Brattain và William Shockley phát minh ra transistor đã làm cuộc cách mạng trong lĩnh vực máy tính. Máy tính transistor đầu tiên được xây dựng tại MIT, máy TX-0 (Transistorized experimental computer 0), cĩ 16 bit tương tự như Whirlwind 1. Năm 1961, máy tính PDP-1 xuất hiện cĩ 4K từ 18 bit và khoảng thời gian một chu kỳ là 5 µs. Vài năm sau, PDP-8 ra đời cĩ 12 bit nhưng giá thành rẻ hơn PDP-1 rất nhiều (16.000 USD so với 120.000 USD). PDP-8 cĩ một đổi mới đĩ là hình thành một bus đơn gọi là omnibus trong đĩ bus là tập hợp các dây nối song song dùng để kết nối các thành phần của máy tính. GV: Phạm Hùng Kim Khánh Trang 27
  31. Tài liệu Cấu trúc máy tính & Hợp ngữ Tổng quan về hệ thống máy tính Trong khi đĩ, IBM xây dựng một phiên bản của 709 bằng transistor, đĩ là máy tính 7094 cĩ thời gian một chu kỳ là 2 µs và bộ nhớ 32K từ 36 bit. Năm 1964, cơng ty CDC giới thiệu máy 6600 cĩ tốc độ nhanh hơn 7094 do bên trong CPU cĩ một cơ chế song song. CPU cĩ vài đơn vị thực hiện phép cộng, các đơn vị khác thực hiện phép nhân, chia và tất cả chúng đều hoạt động song song. Với một cơng việc, máy cĩ khả năng thực thi 10 lệnh đồng thời. CPU Bộ nhớ Thiết bị Thiết bị xuất / nhập Xuất / đầu cuối dùng băng giấy nhấp khác Omnibus Hình 1.21 – Omnibus của PDP-8 4.4. Máy tính IC – thế hệ thứ ba Vi mạch được phát minh cho phép đặt vài chục transistor trong một chip đơn. Việc này giúp cho các máy tính xây dựng trên IC nhỏ hơn, nhanh hơn và rẻ hơn so với các máy tính transistor. Lúc này, IBM giới thiệu một sản phẩm đơn, máy System 360, được thiết kế dựa trên các vi mạch. Đổi mới quan trọng trong 360 là khả năng đa lập trình (multiprogramming), cĩ vài chương trình trong bộ nhớ đồng thời để khi một chương trình đang chờ xuất / nhập dữ liệu thì chương trình khác cĩ thể tính tốn. Một đặc trưng khác của 360 là khơng gian địa chỉ lớn (thời điểm lúc đĩ), với 224 byte nhớ (16 MB). 4.5. Máy tính cá nhân và VLSI – thế hệ thứ tư Vào thập niên 80, vi mạch VLSI (Very Large Scale Integrate) cĩ khả năng chứa vài chục ngàn, vài trăm ngàn và vài triệu transistor trên một chip đơn đã được chế tạo. Sự phát triển này dẫn đến việc sản xuất các máy tính nhỏ hơn và nhanh hơn. Do đĩ, giá cả đã giảm xuống đến mức một cá nhân cĩ thể sở hữu một máy tính. Các máy tính cá nhân thường dùng cho việc xử lý từ, các bảng tính và các ứng dụng tương hỗ khác. Các máy tính trong thế hệ này cĩ thể chia thành 5 loại: máy tính cá nhân, máy tính mini, siuê máy tính mini, mainframe, siêu máy tính. Máy tính mini sử dụng trong các ứng dụng thời gian thực như điều khiển khơng lưu hay tự động hĩa. Siêu máy tính mini dùng trong các hệ thống chia sẻ thời gian, các máy chủ. Mainframe dùng trong các nhĩm cơng việc lớn hay địi hỏi cơ sở dữ liệu lớn, Siêu máy tính được thiết kế đặc biệt để cựa đại hĩa số các thao tác dấu chấm động trong 1s (FLOP – floating point operations per second). Máy tính nào cĩ tốc độ dưới 1 GF/s thì khơng được xem là siêu máy tính. GV: Phạm Hùng Kim Khánh Trang 28
  32. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Chương 2 TỔ CHỨC CPU (8086/8088/80286) 1. Định thời chu kỳ bus Mỗi chu kỳ bus bắt đầu bằng việc xuất địa chỉ bộ nhớ hoặc I/O port (chu kỳ xung nhịp T1). Với 8086 thì địa chỉ này cĩ thể là địa chỉ bộ nhớ 20 bit, địa chỉ I/O gián tiếp 16 bit (thanh ghi DX) hay địa chỉ I/O trực tiếp 8 bit. Bus điều khiển cĩ 4 tín hiệu tác động mức thấp là MEMR , MEMW , IOR và IOW . Các chuỗi sự kiện xảy ra trong một chu kỳ bus đọc bộ nhớ: T1: CPU xuất địa chỉ bộ nhớ. Các đường dữ liệu khơng hoạt động và các đường điều khiển bị cấm T2: Đường điều khiển MEMR xuống mức thấp. Đơn vị bộ nhớ ghi nhận chu kỳ bus này là quá trình đọc bộ nhớ và đặt byte hay word cĩ địa chỉ đĩ lên bus dữ liệu. T3: CPU đặt cấu hình để các đường bus dữ liệu là nhập. Trạng thái này chủ yếu để bộ nhớ cĩ thời gian tìm kiếm byte hay word dữ liệu T4: CPU đợi dữ liệu trên bus dữ liệu. Do đĩ, nĩ thực hiện chốt bus dữ liệu và giải phĩng các đường điều khiển đọc bộ nhớ. Quá trình này sẽ kết thúc chu kỳ bus. T1 T2 T3 T4 Clk Address bus Địa chỉ ra IOR hay Đọc bộ nhớ hay MEMR I/O Data bus Dữ liệu ra Address Địa chỉ vào bus Ghi bộ IOW hay nhớ hay MEMW I/O Dữ liệu vào Data bus Hình 2.1 – Định thì chu kỳ bus GV: Phạm Hùng Kim Khánh Trang 29
  33. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Trong một chu kỳ bus, CPU cĩ thể thực hiện đọc I/O, ghi I/O, đọc bộ nhớ hay ghi bộ nhớ. Các đường bus địa chỉ và bus điều khiển dùng để xác định địa chỉ bộ nhớ hay I/O và hướng truyền dữ liệu trên bus dữ liệu. Chú ý rằng CPU điều khiển tất cả các quá trình trên nên bộ nhớ bắt buộc phải cung cấp được dữ liệu vào lúc MEMR lên mức cao trong trạng thái T4. Nếu khơng, CPU sẽ đọc dữ liệu ngẫu nhiên khơng mong muốn trên bus dữ liệu. Để giải quyết vấn đề này, ta cĩ thể dùng thêm các trạng thái chờ (wait state). 2. Kiến trúc nội 2.1. Kiến trúc nội CPU cĩ khả năng thực hiện các tác vụ dữ liệu theo tập lệnh bên trong. Một lệnh được ghi nhận bằng mã đã được định nghĩa trước, gọi là mã lệnh (opcode). Trước khi thực thi một lệnh, CPU phải nhận được mã lệnh từ bộ nhớ chương trình của nĩ. Quá trình xử lý này gọi là chu kỳ nhận lệnh (fetch cycle). Một khi các mã được nhận và được giải mã thì mạch bên trong CPU cĩ thể tiến hành thực thi (execute) mã lệnh. BIU EU ← Hàng lệnh ← Bus hệ thống Hình 2.2 – Kiến trúc tổng quát của CPU 8086 BIU (Bus Interface Unit – đơn vị giao tiếp bus) nhận các mã lệnh từ bộ nhớ và đặt chúng vào hàng chờ lệnh. EU (Execute Unit – đơn vị thực thi) sẽ giải mã và thực hiện các lệnh trong hàng. Chú ý rằng các đơn vị EU và BIU làm việc độc lập với nhau nên BIU cĩ khả năng đang nhận một lệnh mới trong khi EU dang thực thi lệnh trước đĩ. Khi EU đã thực hiện xong lệnh, nĩ sẽ lấy mã lệnh kế tiếp trong hàng lệnh (instruction queue). Kiến trúc nội của CPU 8086 ở hình 2.3. Nĩ cĩ 2 bộ xử lý riêng: BIU và EU. BIU cung cấp các chức năng phần cứng, bao gồm tạo các địa chỉ bộ nhớ và I/O để chuyển dữ liệu giữa EU và bên ngồi CPU. EU nhận các mã lệnh chương trình và dữ liệu từ BIU, thực thi các lệnh này và chứa các kết quả trong các thanh ghi. Ngồi ra, dữ liệu cũng cĩ thể chứa trong một vị trí bộ nhớ hay được ghi vào thiết bị xuất. Chú ý rằng EU khơng cĩ bus hệ thống nên phải thực hiện nhận và xuất tất cả các dữ liệu của nĩ thơng qua BIU. Sự khác biệt giữa CPU 8086 và 8088 là BIU. Trong 8088, đường bus dữ liệu là 8 bit trong khi của 8086 là 16 bit. Ngồi ra hàng lệnh của 8088 dài 4 byte trong khi của 8086 là 6 byte. Tuy nhiên do EU giữa hai loại µP này giống nhau nên các chương trình viết cho 8086 cĩ thể chạy được trên 8088 mà khơng cần thay đổi gì cả. GV: Phạm Hùng Kim Khánh Trang 30
  34. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU EU BIU Điều khiển bus và sinh địa chỉ Σ AH AL 5 BH BL 4 CH CL 3 DH DL CS 2 BP ES 1 DI SS SI DS SP IP Internal bus Thanh ghi cờ ALU Hình 2.3 – Kiến trúc nội của 8086 2.2. Cơ chế đường ống (pipeline)  Quá trình nhận lệnh và thực thi lệnh: 1/ BIU xuất nội dung của thanh ghi con trỏ lệnh IP (Instruction Pointer) ra bus địa chỉ để chọn byte hay word đọc vào BIU. 2/ Thanh ghi IP được tăng lên để chuẩn bị nhận lệnh kế (số byte tăng lên của IP tùy thuộc vào kích thước lệnh trước đĩ). GV: Phạm Hùng Kim Khánh Trang 31
  35. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU 3/ Khi lệnh ở trong BIU, nĩ được đưa sang hàng lệnh (queue). Đây là một thanh ghi lưu trữ dạng FIFO (First In First Out – Vào trước ra trước), dùng cơ chế xử lý xen kẽ liên tục các dịng mã lệnh (kỹ thuật đường ống – pipelining). 4/ Giả sử ban đầu hàng lệnh trống, EU sẽ khơng làm gì cả cho đến khi bắt đầu xuất hiện một lệnh trong hàng, EU sẽ lấy lệnh ra khỏi hàng và bắt đầu thực thi lệnh đĩ. 5/ Trong khi EU đang thực thi lệnh, BIU tiến hành nhận lệnh mới. Tuỳ theo thời gian thực thi lệnh mà BIU cĩ thể đưa vào hàng lệnh nhiều lệnh mới trước khi EU thực hiện lệnh xong và tiếp tục lấy lệnh mới. BIU được lập trình để cĩ thể nhận một lệnh mới bất kỳ lúc nào hàng lệnh cĩ chỗ cho 1 byte (8088) hay 2 byte (8086). Lợi ích của phương pháp xử lý theo cơ chế pipeline là EU cĩ thể thực thi các lệnh gần như liên tục thay vì phải đợi BIU nhận thêm lệnh mới. Nhận Thực thi Nhận Thực thi Nhận Thực thi (a) Nhận (1) Nhận (2) Nhận (3) Đọc Nhận (4) Nhận (4) Nhận Chờ Thực thi Chờ Thực thi Thực thi Thực thi Chờ Nhận (b) (1): lệnh thực thi khơng cần dữ liệu trong hàng (2): lệnh thực thi cần dữ liệu trong hàng (3): lệnh nhảy (4): các lệnh bị bỏ qua do lệnh nhảy Hình 2.4 (a) CPU thơng thường dùng chu kỳ nhận và thực thi lệnh tuần tự (b) Kiến trúc dạng pipeline của 8086/8088 cho phép thực thi các lệnh mà khơng bị trễ do quá trình nhận lệnh Cĩ 3 điều kiện làm cho EU ở chế độ chờ: - Điều kiện thứ nhất xảy ra khi lệnh cần truy xuất đến một vị trí bộ nhớ khơng ở trong hàng. BIU phải treo quá trình nhận lệnh và xuất ra địa chỉ của ơ nhớ này. Sau khi truy xuất bộ nhớ, EU cĩ thể tiếp tục quá trình thực thi lệnh từ hàng lệnh và BIU cĩ thể tiếp tục đưa các lệnh vào hàng. - Điều kiện thứ hai xảy ra khi lệnh được thực thi là lệnh nhảy (jump). Trong trường hợp này, thay vì dùng địa chỉ lệnh kế tiếp, ta phải chuyển đến địa chỉ mới (khơng tuần tự). Tuy nhiên, BIU vẫn luơn đặt các lệnh theo tuần tự và do đĩ sẽ lưu các lệnh khơng sử dụng. Trong khi nhận lệnh kế tiếp tại địa chỉ do lệnh jump chỉ đến, EU phải đợi và tất cả các byte trong hàng phải bỏ. GV: Phạm Hùng Kim Khánh Trang 32
  36. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU - Điều kiện thứ ba cĩ thể làm BIU treo quá trình nhận lệnh đĩ là khi thực thi các lệnh cĩ thời gian thực thi lớn. Giả sử như lệnh AAM (ASCII Adjust for Multiplication) cần 83 chu kỳ xung nhịp để hồn tất trong khi đĩ với 4 chu kỳ xung nhịp cho quá trình nhận lệnh thì hàng sẽ bị đầy. Như vậy BIU phải đợi cho đến khi lệnh được thực hiện xong và EU nhận mã lệnh từ hàng thì mới cĩ thể tiếp tục quá trình nhận lệnh. 2.3. Cơ chế siêu phân luồng (hyper-threading) Internet, thương mại điện tử và phần mềm ứng dụng doanh nghiệp đang ngày càng địi hỏi nhiều năng lực tính tốn của các máy chủ hơn. Để nâng cao tốc độ, phần mềm cần phải được phân luồng - các chỉ thị sẽ được chia thành nhiều dịng lệnh để cĩ thể xử lý đồng thời trên nhiều bộ xử lý. Intel đã đưa ra kỹ thuật phân luồng cho phép nâng cao tốc độ và khả năng tính tốn song song cho những ứng dụng đa luồng. Cơng nghệ mới của Intel mơ phỏng mỗi bộ vi xử lý vật lý như là hai bộ vi xử lý luận lý (logic), tài nguyên vật lý được chia sẻ và cĩ cấu trúc chung giống hệt nhau cho cả hai bộ xử lý logic. Hệ điều hành và phần mềm ứng dụng sẽ xem như như đang chạy trên hai hay nhiều bộ xử lý, kết quả là tốc độ xử lý trung bình cĩ thể tăng lên xấp xỉ 40% đối với một bộ xử lý vật lý, Intel gọi kỹ thuật này là siêu phân luồng. Kỹ thuật siêu phân luồng cho phép các phần mềm ứng dụng được viết cho những máy chủ đa luồng cĩ thể thực hiện các chỉ thị song song đồng thời trên mỗi bộ xử lý riêng, bằng cách này sẽ cải thiện tức thì tốc độ giao dịch cũng như thời gian đáp ứng và các yêu cầu đặc thù khác của phần mềm nghiệp vụ và thương mại điện tử. Kỹ thuật này tương thích với các phần mềm ứng dụng và hệ điều hành sẵn cĩ trên các máy chủ (server), nĩ cho phép hỗ trợ nhiều người dùng hơn và tăng khối lượng cơng việc được xử lý trên một máy chủ. Với các máy trạm (workstation) cao cấp, kỹ thuật siêu phân luồng cũng sẽ tăng đáng kể tốc độ các phần mềm ứng dụng địi hỏi năng lực tính tốn cao, ví dụ như phần mềm thiết kế 3 chiều, xử lý ảnh hay video Trong thời gian tới sẽ xuất hiện ngày càng nhiều phần mềm được thiết kế đặc biệt và tối ưu hố cho Kỹ thuật này. Từ tháng 01/2002, kỹ thuật siêu phân luồng đã được Intel đưa vào các bộ vi xử lý Xeon đời mới, khởi đầu với các bộ xử lý cĩ tốc độ 1.8GHz và 2.0GHz với 512KB cache thứ cấp, sản xuất bằng cơng nghệ 0.13 micron (Xeon 1.7GHz, 1.8GHz, 2.0GHz với 256KB cache thứ cấp được sản xuất bằng cơng nghệ 0.18 khơng hỗ trợ siêu phân luồng). Tại thời điểm đầu tiên khi Intel giới thiệu bộ xử lý Xeon cùng với chipset 860, chỉ cĩ một số rất ít các nhà sản xuất hàng đầu như IBM, Compaq, Dell, SuperMicro, Tyan hỗ trợ bộ vi xử lý này, số lượng sản phẩm cũng rất ít. Tuy nhiên, khi cĩ thêm các chipset hỗ trợ bộ xử lý Xeon như E7500 và Serverworks GC, nhiều nhà sản xuất khác đã cĩ sản phẩm hỗ trợ bộ xử lý Xeon. Tuy nhiên đối với đa số người dùng, nhất là người dùng máy tính để bàn (desktop) thì kỹ thuật siêu phân luồng cịn khá xa lạ. Intel chỉ chuẩn bị đưa ra bộ xử lý Pentium IV dành cho desktop áp dụng kỹ thuật siêu luồng (tốc độ khởi điểm là 3.06GHz). Kỹ thuật siêu phân luồng (hyper-threading) cho phép các ứng dụng đa luồng thực hiện các luồng song song. Trong các kỹ thuật trước, sự phân luồng thực hiện bằng cách cắt các lệnh thành nhiều dịng (stream) khác nhau, mỗi dịng sẽ do một vi xử lý thực hiện (trong hệ thống đa xử lý). Với kỹ thuật siêu phân luồng, sự phân luồng sử dụng các tài nguyên của vi xử lý hiệu quả hơn do quá trình song song là tốt hơn. GV: Phạm Hùng Kim Khánh Trang 33
  37. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Kỹ thuật siêu phân luồng cung cấp trạng thái song song ở cấp độ luồng (TLP – thread level parallelism) cho mỗi vi xử lý, kết quả là gia tăng khả năng tận dụng tài nguyên của vi xử lý. Siêu phân luồng là một dạng của kỹ thuật đa luồng song song (SMT – Simultaneous Multi Threading) trong đĩ nhiều luồng cĩ thể được thực thi tại cùng một thời điểm trên một vi xử lý. Vấn đề này thực hiện bằng cách kết hợp 2 AS (Architectural State) trong mỗi vi xử lý, các AS sẽ dùng chung tài nguyên của vi xử lý. Kỹ thuật này làm đáp ứng thời gian của vi xử lý sẽ nhanh hơn trong mơi trường đa nhiệm và cho phép thực hiện nhanh các hoạt động đa luồng và đa nhiệm bằng cách sử dụng các tài nguyên nhàn rỗi.  Kỹ thuật siêu phân luồng và đa luồng song song (SMT - Simultaneous Multi-Threading) Intel phát triển SMT từ một cơng nghệ gốc cĩ tên mã là Jackson với cái tên khác là Hyper-Threading – kỹ thuật siêu phân luồng. Trước khi cĩ thể hiểu về cách thức hoạt động của kỹ thuật này, chúng ta cần phải tìm hiểu cơ bản về nĩ, đặc biệt là về chuỗi lệnh và cách chúng hoạt động. Cái gì làm cho một ứng dụng cĩ thể chạy? Làm thế nào CPU biết các chỉ dẫn để thực hiện và thực hiện với dữ liệu nào? Tất cả những thơng tin này cĩ chứa trong mã biên dịch của ứng dụng đang chạy mỗi khi nạp ứng dụng đĩ vào. Ứng dụng lần lượt gửi các chuỗi lệnh báo cho CPU biết phải làm gì để đáp ứng, và đối với CPU chuỗi lệnh sẽ là một tập các chỉ thị cần phải thực thi. CPU biết chính xác các chỉ thị này nằm ở đâu nhờ thanh ghi bộ đếm chương trình (PC – Program Counter). PC luơn chỉ đến vị trí trong bộ nhớ nơi mà các chỉ thị cần thực hiện tiếp theo đã được lưu giữ, như vậy một khi chuỗi lệnh được gửi đến CPU thì địa chỉ trong bộ nhớ của chuỗi lệnh này đã được nạp sẵn vào PC, vì vậy CPU biết bắt đầu thực hiện từ đâu. Sau mỗi chỉ thị, PC sẽ tăng lên và quá trình tiếp tục đến hết chuỗi lệnh. Khi chuỗi lệnh được thực hiện xong, PC sẽ bị ghi đè bởi chỉ thị tiếp theo. Chuỗi lệnh cĩ thể bị ngắt bởi một yêu cầu khác, khi đĩ CPU sẽ lưu giá trị hiện tại của PC trong ngăn xếp (stack) và nạp giá trị mới vào PC, tuy nhiên hạn chế là tại mỗi thời điểm chỉ cĩ thể cĩ duy nhất một chuỗi lệnh được thực thi. Một hướng giải quyết chung cho vấn đề này là sử dụng hai hay nhiều CPU, nếu tại mỗi thời điểm một CPU chỉ cĩ thể thực thi một chuỗi lệnh thì hai hay nhiều CPU sẽ thực thi được hai hay nhiều chuỗi lệnh. Tuy vậy, lại cĩ nhiều vấn đề nảy sinh với cách giải quyết này, trước hết là nhiều CPU sẽ tốn nhiều tiền, quan trọng hơn nữa là việc quản lý hai hay nhiều CPU để chúng chia sẻ tốt tài nguyên chung. Ví dụ, cho tới trước khi chipset AMD 760MP được đưa ra, tất cả các nền tảng x86 đa xử lý chỉ hỗ trợ việc chia băng thơng sẵn cĩ giữa các CPU, điều quan trọng nhất là các ứng dụng và hệ điều hành cần phải cĩ khả năng hỗ trợ tính năng này. Hiện nay, để giải quyết nhanh các chuỗi lệnh phức tạp, phần cứng nĩi chung phải nhờ vào phương án xử lý đa luồng, hệ điều hành phải hỗ trợ xử lý đa luồng, và phải tăng tốc độ một cách thật sự, giống như cĩ nhiều bộ xử lý (trong hầu hết các trường hợp). Kỹ thuật siêu phân luồng của Intel giải quyết vấn đề bằng cách thực hiện nhiều hơn một chuỗi lệnh tại cùng một thời điểm.  Hiệu quả của các bộ vi xử lý Lấy P4 làm ví dụ, CPU này cĩ tổng cộng 7 đơn vị thực thi, hai trong số đĩ cĩ thể thực hiện hai lệnh mỗi xung clock (gọi là double pumped ALUs). Nhưng ngay cả như vậy thì cũng khơng thể tìm được phần mềm nào tận dụng hết các đơn vị thực thi đĩ. Hầu hết các phần mềm cho máy tính cá nhân đang sử dụng chỉ làm việc với một ít GV: Phạm Hùng Kim Khánh Trang 34
  38. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU phép tính số nguyên như nạp và lưu trữ mà khơng hề động đến đơn vị thực thi dấu chấm động. Cịn một số phần mềm chỉ tập trung vào mỗi đơn vị xử lý dấu chấm động mà khơng sử dụng đến đơn vị xử lý số nguyên. Ngay cả ứng dụng chủ yếu sử dụng phép tính số nguyên cũng khơng tận dụng tất cả các đơn vị xử lý số nguyên, đặc biệt là một thành phần trong CPU chuyên dùng cho phép dịch hay quay. Giả sử một CPU với 3 đơn vị thực thi: một đơn vị số nguyên (ALU – Arithmetic Logic Unit), một đơn vị dấu chấm động (FPU – Floating Point Unit) và một đơn vị nạp/lưu trữ (đơn vị dùng để đọc/ghi bộ nhớ). Giả sử CPU cĩ thể thực hiện mọi lệnh trong vịng một chu kỳ xung clock và đồng thời giải quyết nhiều lệnh tới cả ba đơn vị thực thi. Ta cần CPU thực thi chuỗi lệnh sau: 1+1 10+1 Lưu trữ kết quả Biểu đồ dưới đây sẽ giúp minh họa mức độ của các đơn vị thực thi, màu xám biểu thị đơn vị thực thi khơng sử dụng, gạch chéo cho biết đơn vị thực thi hoạt động. Đơn vị thực thi ALU FPU Load/Store 1 2 3 Chu kỳ xung Cĩ thể thấy rằng trong mỗi xung clock sẽ chỉ cĩ 33% trong số các đơn vị được sử dụng, và trong các phép tốn này hồn tồn khơng sử dụng FPU. Giả sử gửi một chuỗi lệnh khác đến các đơn vị thực thi của CPU, lần này là các lệnh tải, cộng và lưu trữ: Đơn vị thực thi ALU FPU Load/Store 1 2 3 Chu kỳ xung GV: Phạm Hùng Kim Khánh Trang 35
  39. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Ta thấy rằng cũng chỉ sử dụng cĩ 33% số các đơn vị thực thi. Thuật tốn xử lý song song được gọi là ILP (instruction level parallelism), ở đĩ các chỉ dẫn phức tạp được thực hiện đồng thời bởi vì CPU cĩ khả năng tận dụng các đơn vị xử lý song song, tức là cĩ nhiều hơn 33% số đơn vị xử lý được sử dụng. Tuy nhiên trên thực tế hầu hết các mã lệnh x86 khơng phải là ILP, vì vậy ta phải tìm những cách khác để tăng hiệu quả. Ví dụ, hệ thống cĩ 2 CPU và chúng cĩ thể thực hiện các chuỗi lệnh đồng thời, cách này được biết đến như là xử lý song song theo luồng để tăng cường hiệu năng, tuy nhiên lại rất tốn kém.  Kỹ thuật siêu phân luồng Các đơn vị thực thi khơng được sử dụng thường xuyên là do CPU khơng thể lấy dữ liệu nhanh như nĩ mong muốn do tắc nghẽn đường truyền (memory bus và front- side-bus), dẫn đến sự giảm sút hoạt động của các đơn vị thực thi. Ngồi ra, một nguyên nhân khác đã được đề cập là cĩ quá ít ILP trong hầu hết các chuỗi lệnh thực thi. Kỹ thuật siêu phân luồng Bộ xử lý đa nhân Siêu phân luồng AS AS AS AS Tài nguyên Tài nguyên Tài nguyên thực thi thực thi thực thi Hình 2.5 – So sánh bộ xử lý đa nhân và siêu phân luồng Hiện thời đa số các phương pháp dùng để cải thiện hiệu năng trong các thế hệ CPU là tăng tốc độ xung clock và tăng độ lớn của bộ nhớ đệm (cache). Nhưng cho dù cả hai cách này cùng được sử dụng thì vẫn khơng thực sự sử dụng hết được tài nguyên sẵn cĩ của CPU. Nếu cĩ cách nào đĩ cho phép thực thi được nhiều chuỗi lệnh đồng thời mới cĩ thể tăng hiệu quả sử dụng tài nguyên của CPU. Đĩ chính là cách mà kỹ thuật siêu phân luồng của Intel đã làm được, bản chất của nĩ là chia sẻ tài nguyên để sử dụng hiệu quả hơn các đơn vị thực thi lệnh đã cĩ sẵn trên CPU. Siêu phân luồng là một kỹ thuật nằm ngồi x86, là một phần nhỏ của SMT. Ý tưởng của SMT rất đơn giản: một CPU vật lý sẽ xuất hiện trên hệ điều hành như là hai CPU logic và hệ điều hành khơng thể phân biệt được. Nhiệm vụ của hệ điều hành là gửi 2 chuỗi lệnh tới 2 CPU và phần cứng sẽ đảm nhiệm những cơng việc cịn lại. Trong các CPU sử dụng kỹ thuật siêu phân luồng, mỗi CPU logic sở hữu một tập các thanh ghi, kể cả thanh ghi bộ đếm chương trình riêng (separate program counter), CPU vật lý sẽ luân phiên các giai đoạn tìm/giải mã lệnh giữa hai CPU logic và thực thi những thao tác từ hai chuỗi lệnh đồng thời theo cách hướng tới những đơn vị thực thi ít được sử dụng. GV: Phạm Hùng Kim Khánh Trang 36
  40. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU  Hạn chế của siêu phân luồng Đơn vị thực thi ALU FPU Load/Store 1 2 3 Chu kỳ xung Giả sử rằng CPU đơn giản trước đây cũng cĩ các đặc tính của siêu phân luồng: Các ơ gạch chéo hiển thị một chỉ dẫn từ chuỗi lệnh thứ nhất đang được thực hiện, trong khi những ơ chấm chấm hiển thị một chỉ dẫn từ chuỗi lệnh thứ hai đang được thực hiện. Các ơ màu xám hiển thị những đơn vị thực hiện khơng được sử dụng, trong khi các ơ màu đen hiển thị xung đột khi mà cả hai chỉ dẫn đều sử dụng cùng một đơn vị thực thi. Rõ ràng là việc thực thi song song hai chuỗi lệnh với kỹ thuật siêu phân luồng lại thực hiện chậm hơn so với một CPU thơng thường. Nguyên nhân thật ra rất đơn giản: CPU đồng thời thực hiện hai chuỗi lệnh quá đơn giản, tất cả đều là trùng lặp với lệnh add, load, store. Nếu thực thi các ứng dụng địi hỏi nhiều phép tốn động cùng với các ứng dụng số nguyên thì kết quả sẽ khác đi. Hiện tại các ứng dụng văn phịng trên máy tính để bàn hầu như chỉ sử dụng số nguyên (và trong tương lai chắc cũng vẫn chỉ sử dụng số nguyên). Vì vậy lợi ích mà cơng nghệ siêu phân luồng đem lại thấp (và đơi khi cịn kém hơn khơng dùng cơng nghệ siêu phân luồng). Trên thực tế, nếu kích hoạt tính năng siêu phân luồng trên desktop, cĩ thể giảm tốc độ tới 10%. Tuy nhiên người dùng các ứng dụng tính tốn phức tạp thì sẽ được hưởng lợi rất nhiều từ kỹ thuật này. Ngồi ra kỹ thuật này cũng tăng tốc đáng kể cho các máy chủ, nhất là các máy chủ web server.  Lợi ích của siêu phân luồng Intel đã tạo ra siêu phân luồng khơng chỉ để cho các CPU máy chủ. Thực ra kiến trúc NetBurst của P4 và Xeon hiện nay hồn chỉnh với lõi SMT. Xét ví dụ ở trên, ta cho thêm một ALU thứ 2 và thực hiện hai chuỗi lệnh trên. Với một ALU thứ 2, xung đột duy nhất gặp phải là lần lưu trữ cuối cùng. Ta biết rằng CPU P4 được thiết kế với ba đơn vị số nguyên (hai ALU và một đơn vị xử lý số nguyên khác chậm hơn cho phép dịch/quay). Quan trọng hơn nữa là mỗi ALU của P4 cĩ thể thực hiện hai vi lệnh trong cùng một xung clock, nghĩa là trong hai chỉ dẫn add (phép cộng) mỗi chỉ dẫn cĩ thể từ hai chuỗi lệnh khác nhau, được thực hiện đồng thời trong một xung clock duy nhất trên P4/Xeon. GV: Phạm Hùng Kim Khánh Trang 37
  41. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Đơn vị thực thi ALU ALU FPU Load/Store 1 2 3 Chu kỳ xung Nhưng điều đĩ vẫn chưa giải quyết được vấn đề, do việc tăng thêm các đơn vị xử lý để tăng hiệu quả với kỹ thuật siêu phân luồng lại tốn kém đứng từ quan điểm vật lý (làm cho CPU cĩ nhiều transistor hơn, tiêu tốn nhiều điện năng hơn; hoặc phải giảm kích thước CPU với các cơng nghệ chế tạo mới). Thay vào đĩ, Intel đang khuyến khích các nhà phát triển tối ưu hố kỹ thuật siêu phân luồng. Chẳng hạn sử dụng lệnh dừng (HALT) một trong các bộ xử lý logic sẽ tối đa được tốc độ cho các ứng dụng khơng sử dụng được kỹ thuật siêu phân luồng, CPU cịn lại chỉ hoạt động như là hệ thống một CPU. Khi một ứng dụng cĩ thể sử dụng lợi ích từ siêu phân luồng, bộ xử lý logic thứ hai lại tiếp tục được hoạt động. 3. Các thanh ghi CPU 8086/8088 cĩ tất cả 14 thanh ghi nội. Các thanh ghi này cĩ thể phân loại như sau: - Thanh ghi dữ liệu (data register) - Thanh ghi chỉ số và con trỏ (index & pointer register) - Thanh ghi đoạn (segment register) - Thanh ghi trạng thái và điều khiển (status & control register) 3.1. Các thanh ghi dữ liệu Các thanh ghi dữ liệu gồm cĩ các thanh ghi 16 bit AX, BX, CX và DX trong đĩ nửa cao và nửa thấp của mỗi thanh ghi cĩ thể định địa chỉ một cách độc lập. Các nửa thanh ghi này (8 bit) cĩ tên là AH và AL, BH và BL, CH và CL, DH và DL. Các thanh ghi này được sử dụng trong các phép tốn số học và logic hay trong quá trình chuyển dữ liệu. Thanh ghi Sử dụng trong AX MUL, IMUL (tốn hạng nguồn kích thước word) DIV, IDIV (tốn hạng nguồn kích thước word) IN (nhập word) OUT (xuất word) GV: Phạm Hùng Kim Khánh Trang 38
  42. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU CWD Các phép tốn xử lý chuỗi (string) AL MUL, IMUL (tốn hạng nguồn kích thước byte) DIV, IDIV (tốn hạng nguồn kích thước byte) IN (nhập byte) OUT (xuất byte) XLAT AAA, AAD, AAM, AAS (các phép tốn ASCII) CBW (đổi sang word) DAA, DAS (số thập phân) Các phép tốn xử lý chuỗi (string) AH MUL, IMUL (tốn hạng nguồn kích thước byte) DIV, IDIV (tốn hạng nguồn kích thước byte) CBW (đổi sang word) BX XLAT CX LOOP, LOOPE, LOOPNE Các phép tốn string với tiếp dầu ngữ REP CL RCR, RCL, ROR, ROL (quay với số đếm byte) SHR, SAR, SAL (dịch với số đếm byte) DX MUL, IMUL (tốn hạng nguồn kích thước word) DIV, IDIV (tốn hạng nguồn kích thước word) AX (ACC – Accumulator): thanh ghi tích luỹ BX (Base): thanh ghi cơ sở CX (Count): đếm DX (Data): thanh ghi dữ liệu 3.2. Các thanh ghi chỉ số và con trỏ Bao gồm các thanh ghi 16 bit SP, BP, SI và DI, thường chứa các giá trị offset (độ lệch) cho các phần tử định địa chỉ trong một phân đoạn (segment). Chúng cĩ thể được sử dụng trong các phép tốn số học và logic. Hai thanh ghi con trỏ (SP – Stack Pointer và BP – Base Pointer) cho phép truy xuất dễ dàng đến các phần tử đang ở trong ngăn xếp (stack) hiện hành. Các thanh ghi chỉ số (SI – Source Index và DI – Destination Index) được dùng để truy xuất các phần tử trong các đoạn dữ liệu và doạn thêm (extra segment). Thơng thường, các thanh ghi con trỏ liên hệ đến đoạn stack hiện hành và các thanh ghi chỉ số liên hệ đến doạn dữ liệu hiện hành. SI và DI dùng trong các phép tốn chuỗi. 3.3. Các thanh ghi đoạn Bao gồm các thanh ghi 16 bit CS (Code segment), DS (Data segment), SS (stack segment) và ES (extra segment), dùng để định địa chỉ vùng nhớ 1 MB bằng cách chia thành 16 đoạn 64 KB. Tất cả các lệnh phải ở trong đoạn mã hiện hành, được định địa chỉ thơng qua thanh ghi CS. Offset (độ lệch) của mã được xác định bằng thanh ghi IP. Dữ liệu chương trình thường được đặt ở đoạn dữ liệu, định vị thơng qua thanh ghi DS. Stack GV: Phạm Hùng Kim Khánh Trang 39
  43. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU định vị thơng qua thanh ghi SS. Thanh ghi đoạn thêm cĩ thể sử dụng để định địa chỉ các tốn hạng, dữ liệu, bộ nhớ và các phần tử khác ngồi đoạn dữ liệu và stack hiện hành. 3.4. Các thanh ghi điều khiển và trạng thái Thanh ghi con trỏ lệnh IP (Instruction Pointer) giống như bộ đếm chương trình (Program Counter). Thanh ghi điều khiển này do BIU quản lý nhằm lưu trữ offset từ bắt đầu đoạn mã đến lệnh thực thi kế tiếp và khơng thể xử lý trực tiếp thanh ghi IP. Thanh ghi cờ (Flag register) dài 16 bit chứa 3 bit điều khiển (TF, IF và DF) và 6 bit trạng thái (OF, SF, ZF, AF, PF và CF) cịn các bit cịn lại khơng sử dụng. 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 X X X X OF DF IF TF SF ZF X AF X PF X CF - OF (Overflow - tràn): OF = 1 xác định tràn số học, xảy ra khi kết quả vượt ra ngồi phạm vi biểu diễn - DF (Direction- hướng): xác định hướng chuyển chuỗi, DF = 1 khi CPU làm việc với chuỗi theo thứ tự từ phải sang trái và ngược lại. - IF (Interrupt - ngắt): cho phép hay cấm các ngắt cĩ mặt nạ. - TF (Trap - bẫy): đặt CPU vào chế độ từng bước, dùng cho các chương trình gỡ rối (debugger). - SF (Sign - dấu): dùng để chỉ các kết quả số học là số dương (SF = 0) hay âm (SF = 1). - ZF (Zero): = 1 nếu kết quả của phép tốn trước là 0. - AF (Auxiliary – nhớ phụ): dùng trong các số thập phân để chỉ nhớ từ nửa byte thấp hay mượn từ nửa byte cao. - PF (Parity): PF = 1 nếu kết quả của phép tốn là cĩ tổng số bit 1 là chẵn (dùng để kiểm tra lỗi truyền dữ liệu) - CF (Carry): CF = 1 nếu cĩ nhớ hay mượn từ bit cao nhất của kết quả. Cờ này cũng dùng cho các lệnh quay. 4. Phân đoạn bộ nhớ Ta biết rằng dù 8086 là CPU 16 bit (cĩ bus dữ liệu 16 bit) nhưng vẫn dùng bộ nhớ theo các byte. Điều này cho phép CPU làm việc với byte cũng như word, nĩ rất quan trọng trong giao tiếp với các thiết bị I/O như máy in, thiết bị đầu cuối và modem (chúng được thiết kế để chuyển dữ liệu mã hố ASCII 7 hay 8 bit). Ngồi ra, nhiều mã lệnh của 8086/8088 cĩ chiều dài 1 byte nên cần phải truy xuất được các byte riêng biệt để cĩ thể xử lý các lệnh này. 8086/8088 cĩ bus địa chỉ 20 bit nên cĩ thể cho phép truy xuất 220 = 1048576 địa chỉ bộ nhớ khác nhau. Để thực hiện đọc 16 bit từ bộ nhớ, 8086 sẽ thực hiện đọc đồng thời byte cĩ địa chỉ lẻ và byte cĩ địa chỉ chẵn. Do đĩ, 8086 tổ chức bộ nhớ thành các bank chẵn và lẻ. GV: Phạm Hùng Kim Khánh Trang 40
  44. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Theo hình 2.6, ta cĩ thể thấy rằng các word luơn bắt đầu tại địa chỉ chẵn nhưng ta vẫn cĩ thể đọc word cĩ địa chỉ lẻ bằng cách thực hiện 2 chu kỳ đọc bộ nhớ: một chu kỳ đọc byte thấp và một chu kỳ đọc byte cao nhưng điều này làm chậm tốc độ xử lý. Đối với 8088 thì do bus dữ liệu 8 bit nên dù word cĩ địa chỉ chẵn hay lẻ, nĩ cũng cần phải thực hiện 2 chu kỳ đọc hay ghi bộ nhớ và giao tiếp với bộ nhớ như một bank. Byte 1048575 Word 524287 Byte 1048574 Byte 1 Word 0 Byte 0 Hình 2.6 – Vùng nhớ của 8086/8088 cĩ 1048576 byte hay 524288 word Byte 1048574 Byte 1048575 Byte 1048575 Byte 1048572 Byte 1048573 Byte 1048574 Byte 2 Byte 3 Byte 3 Byte 0 Byte 1 Đọc lần 2 Byte 2 Byte 1 Đọc lần 1 Byte 0 Word dữ liệu 16 bit Hình 2.7 – Đọc word địa chỉ chẵn và địa chỉ lẻ Ngồi ra bộ nhớ cũng chia thành 16 khối, mỗi khối cĩ kích thước 64 KB, bắt đầu ở địa chỉ 00000h và kết thúc ở FFFFFh. Địa chỉ bắt đầu mỗi khối sẽ tăng lên 1 ở số hex cĩ ý nghĩa nhiều nhất khi thay đổi từ khối này sang khối kia. Ví dụ như khối 00000h → 10000h → 20000h GV: Phạm Hùng Kim Khánh Trang 41
  45. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU FFFFFh FFFFFh Dự trữ FFFFBh F0000h Dành riêng FFFF0h 0007Fh Dự trữ 20000h 10000h 00013h Dành riêng 00000h 00000h Hình 2.8 – Bảng bộ nhớ cho 8086/8088 8086/8088 định nghĩa 4 khối bộ nhớ 64KB: đoạn mã (code segment) giữ các mã lệnh chương trình, đoạn ngăn xếp (stack segment) lưu các địa chỉ sẽ trả về từ các chương trình con (subroutine) hay trình phục vụ ngắt (interrupt subroutine), đoạn dữ liệu (data segment) lưu trữ dữ liệu cho chương trình và đoạn thêm (extra segment) thường dùng cho các dữ liệu dùng chung. Các thanh ghi đoạn (CS, DS, SS và ES) dùng để chỉ vị trí nền của mỗi đoạn. Các thanh ghi này cĩ 16 bit trong khi địa chỉ bộ nhớ là 20 bit nên để xác dịnh vị trí bộ nhớ, ta sẽ thêm 4 bit 0 vào các bit thấp của thanh ghi đoạn. Giả sử như thanh ghi CS chứa giá trị 1111h thì nĩ sẽ chỉ tới địa chỉ nền là 11110h. Chú ý rằng địa chỉ bắt đầu một đoạn khơng thể tuỳ ý mà phải bắt đầu tại một địa chỉ chia hết cho 16. Nghĩa là 4 bit thấp phải là 0. Ta cũng chú ý rằng 4 đoạn cĩ thể khơng tách rời nhau mà chồng lấp lên nhau và ta cũng cĩ thể cho 4 giá trị của các thanh ghi đoạn bằng nhau nghĩa là 4 đoạn này trùng nhau. VD: Thanh ghi DS cĩ giá trị là 1000h thì địa chỉ nền là 10000h. Địa chỉ kết thúc tìm được bằng cách cộng địa chỉ nền với giá trị FFFFh (64K) → địa chỉ kết thúc là 10000h + FFFFh = 1FFFFh. Như vậy đoạn dữ liệu cĩ địa chỉ từ 10000h ÷ 1FFFFh. Các vị trí bộ nhớ khơng được định nghĩa trong các đoạn hiện hành khơng thể truy xuất được. Muốn truy xuất đến các vị trí đĩ, ta phải định nghĩa lại một trong các thanh ghi đoạn sau cho đoạn phải chứa vị trí đĩ. Như vậy, tại một thời điểm bất kỳ ta chỉ cĩ thể truy xuất tối đa 4 × 64 KB = 256 KB bộ nhớ. Nội dung của các thanh ghi đoạn chỉ cĩ thể xác định thơng qua phần mềm. GV: Phạm Hùng Kim Khánh Trang 42
  46. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU VD: Giả sử các thanh ghi đoạn cĩ các giá trị CS = 2800h, DS = E000h, SS = 2900h và ES = 1000h. Ta cĩ vị trí các đoạn trong bảng bộ nhớ như sau: EFFFFh Đoạn dữ liệu E0000h 38FFFh Đoạn stack 29000h ÷ 38FFFh 37FFFh 29000h Đoạn mã 28000h ÷ 37FFFh 28000h 1FFFFh Đoạn thêm 10000h Hình 2.9 – Vị trí các phân đoạn theo giá trị các thanh ghi đoạn  Địa chỉ logic và địa chỉ vật lý: Các địa chỉ trong một đoạn thay đổi từ 0000h ÷ FFFFh, tương ứng với chiều dài đoạn là 64 KB. Một địa chỉ trong một đoạn được gọi là địa chỉ logic hay offset. Ví dụ như địa chỉ logic 0010h của đoạn mã trong hình 2.9 sẽ cĩ địa chỉ thật sự là 28000h + 0010h = 28010h. Địa chỉ này gọi là địa chỉ vật lý. Địa chỉ vật lý chính là địa chỉ thật sự xuất hiện ở bus địa chỉ, nĩ cĩ chiều dài 20 bit cịn địa chỉ logic là độ lệch (offset) từ vị trí 0 của một đoạn cho trước. VD: Giả sử xét các đoạn như hình 2.9. Địa chỉ vật lý tương ứng với địa chỉ logic 1000h trong đoạn stack là: 29000h + 1000h = 2A000h Địa chỉ vật lý tương ứng với địa chỉ logic 2000h trong đoạn mã là: 28000h + 2000h = 2A000h Ta thấy rằng cĩ thể địa chỉ vật lý trùng nhau khi địa chỉ logic khác nhau nghĩa là một địa chỉ vật lý cĩ thể cĩ nhiều địa chỉ logic khác nhau. Để chỉ địa chỉ logic 1000h trong đoạn mã, ta dùng ký hiệu CS:1000h. Tương tự như vậy cho các đoạn khác, nghĩa là địa chỉ logic 1111h trong đoạn dữ liệu sẽ là DS:1111h. Mọi lệnh tham chiếu bộ nhớ sẽ cĩ một thanh ghi đoạn mặc nhiên. Thanh ghi IP cung cấp địa chỉ offset khi truy xuất đến đoạn mã và BP cho đoạn stack. Ví dụ như IP = 1000h và CS = 2000h thì BIU sẽ truy xuất đến địa chỉ 20000h + 1000h = 21000h và nhận byte tại vị trí này. GV: Phạm Hùng Kim Khánh Trang 43
  47. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Tham chiếu bộ nhớ Đoạn mặc nhiên Đoạn khác Offset Nhận lệnh CS Khơng IP Tác vụ stack SS Khơng SP Dữ liệu tổng quát DS CS,ES,SS Địa chỉ hiệu dụng Nguồn của string DS CS,ES,SS SI Đích của string ES Khơng DI BX dùng làm con trỏ DS CS,ES,SS Địa chỉ hiệu dụng BP dùng làm con trỏ SS CS,ES,SS Địa chỉ hiệu dụng VD: Ta sử dụng lệnh MOV [BP],AL với BP = 2C00h. Ở đây BP dùng làm con trỏ nên dùng đoạn stack. Giả sử các phân đoạn như hình 2.9 thì địa chỉ vật lý sẽ là 29000h + 2C00h = 2BC00h 5. Cách mã hố lệnh Lệnh của CPU sẽ biểu diễn bằng các ký tự dưới dạng gợi nhớ (mnemonic) để cĩ thể dễ dàng sử dụng. Đối với CPU thì các lệnh được biểu diễn bằng các mã lệnh (opcode) nên sau khi nhận lệnh CPU phải thực hiện giải mã lệnh rồi mới thực thi nĩ. Một lệnh CPU cĩ thể dài 1 byte hay nhiều byte. Nếu ta dùng 1 byte để mã hố thì sẽ mã hố được 256 lệnh khác nhau. Tuy nhiên do một lệnh khơng phải chỉ cĩ một cách thực hiện nên ta khơng thể thực hiện đơn giản như trên. Để tìm hiểu cách mã hố lệnh, ta xét lệnh MOV des,src dùng để chuyển dữ liệu giữa hai thanh ghi hay một ơ nhớ và một thanh ghi. Lệnh MOV mã hố như sau: Byte 1 Byte 2 Byte 3 Byte 4 1 0 0 0 1 0 Opcode D W Mod reg M/R Để mã hĩa lệnh MOV, ta cần dùng ít nhất là 2 byte trong đĩ 6 bit dùng cho mã lệnh. Bit D xác định hướng truyền của dữ liệu, D = 0 xác định dữ liệu sẽ đi từ thanh ghi cho bởi 3 bit Reg, D = 1 xác định dữ liệu sẽ đi đến thanh ghi cho bởi 3 bit Reg. Bit W xác định sẽ truyền 1 byte (W = 0) hay 1 word (W = 1). 3 bit Reg dùng để chọn thanh ghi sử dụng: Thanh ghi Mã W = 1 W = 0 000 AX AL 001 CX CL 010 DX DL 011 BX BL 100 SP AH 101 BP CH 110 SI DH 111 DI BH GV: Phạm Hùng Kim Khánh Trang 44
  48. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU 2 bit mod và 3 bit R/M (Register / Memory) dùng để xác định chế độ địa chỉ cho các tốn hạng của lệnh. MOD 11 00 01 10 R/M W = 1 W = 0 000 [BX]+[SI] [BX]+[SI]+addr8 [BX]+[SI]+addr16 AX AL 001 [BX]+[DI] [BX]+[DI]+addr8 [BX]+[DI]+addr16 CX CL 010 [BP]+[SI] [BP]+[SI] +addr8 [BP]+[SI] +addr16 DX DL 011 [BP]+[DI] [BP]+[DI] +addr8 [BP]+[DI] +addr16 BX BL 100 [SI] [SI] +addr8 [SI] +addr16 SP AH 101 [DI] [DI] +addr8 [DI] +addr16 BP CH 110 addr16 [BP] +addr8 [BP] +addr16 SI DH 111 [BX] [BX] +addr8 [BX] +addr16 DI BH Tổng quát, 8086/8088 cĩ khoảng 300 tác vụ cĩ thể cĩ trong tập lệnh của nĩ. Mỗi lệnh kéo dài từ 1 đến 6 byte. Từ ví dụ trên, ta thấy mã lệnh cĩ các vùng: - Vùng mã lệnh (opcode): chứa mã lệnh của lệnh sẽ thực thi - Vùng thanh ghi (reg): chứa các thanh ghi sẽ thực hiện - Vùng chế độ (mod) - Vùng thanh ghi / bộ nhớ R/M (Reg/Mem) 6. Các cách định địa chỉ Cách định Mã đối Ví dụ địa chỉ tượng Từ gợi nhớ Đoạn Hoạt động Mơ tả truy xuất Tức thời B80010 MOV AX,1000h Mã AH ← 10h (1) AL ← 00h Thanh ghi 8BD1 MOV DX,CX Trong µP DX ← CX (2) Trực tiếp 8A260010 MOV AH,[1000h] Dữ AH ← [1000h] (3) liệu Gián tiếp 8B04 MOV AX,[SI] Dữ liệu AL ← [SI]; AH ←[SI+1] (4) thanh ghi FF25 JMP [DI] Dữ liệu IP←[DI+1:DI] FE4600 INC BYTE PTR [BP] Stack [BP]←[BP]+1 FF0F DEC WORD PTR [BX] Dữ liệu [BX+1:BX]← [BX+1:BX]-1 Cĩ chỉ số 8B4406 MOV AX,[SI+6] Dữ liệu AL ← [SI+6]; AH ←[SI+7] (5) FF6506 JMP [DI+6] Dữ liệu IP←[DI+7:DI+6] Cĩ nền 8B4602 MOV AX,[BP+2] Stack AL←[BP+2]; AH ←[BP+3] (6) FF6702 JMP [BP+2] Dữ liệu IP←[BX+3:BX+6] Cĩ nền và 8B00 MOV AX,[BX+SI] Dữ liệu AL←[BX+SI];AH←[BX+SI+1] (7) cĩ chỉ số FF21 JMP [BX+DI] Dữ liệu IP←[BX+DI+1:BX+DI] FE02 INC BYTE PTR [BP+SI] Stack [BP+SI]←[BP+SI]+1 FF0B DEC WORD PTR [BP+DI] Stack [BP+DI+1:BP+DI]← [BP+DI+1:BP+DI]-1 GV: Phạm Hùng Kim Khánh Trang 45
  49. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU Cĩ nền và 8B4005 MOV AX,[BX+SI+5] Dữ liệu AL←[BX+SI+5] (8) cĩ chỉ số FF6105 AH←[BX+SI+1] với độ dời FE4205 JMP [BX+DI+5] Dữ liệu IP←[BX+DI+6:BX+DI+5] FF4B05 INC BYTE PTR [BP+SI+5] Stack [BP+SI+5]←[BP+SI+5]+1 DEC WORD PTR [BP+DI+5] Stack [BP+DI+6:BP+DI+5]← [BP+DI+6:BP+DI+5]-1 String A4 MOVSB Thêm, [ES:DI] ← [DS:DI] (9) dữ liệu Nếu DF = 0 thì SI ← SI + 1; DI ← DI + 1 Nếu DF = 1 thì SI ← SI - 1; DI ← DI - 1 - BYTE PTR và WORD PTR tránh lầm giữa truy xuất byte và word. - Độ dời được cộng vào thanh ghi con trỏ hay nền là số nhị phân dạng bù 2. - (1): nguồn dữ liệu trong lệnh - (2): đích và nguồn là các thanh ghi của µP - (3): địa chỉ bộ nhớ cung cấp trong lệnh - (4): địa chỉ bộ nhớ cung cấp trong thanh ghi con trỏ hay chỉ số - (5): địa chỉ bộ nhớ là tổng của thanh ghi chỉ số cộng với độ dời trong lệnh - (6): địa chỉ bộ nhớ là tổng của thanh ghi BX hay BP cộng với độ dời trong lệnh - (7): địa chỉ bộ nhớ là tổng của thanh ghi chỉ số và thanh ghi nền - (8): địa chỉ bộ nhớ là tổng của thanh ghi chỉ số, thanh ghi nền và độ dời trong lệnh - (9): địa chỉ nguồn bộ nhớ là thanh ghi SI trong đoạn dữ liệu và địa chỉ đích bộ nhớ là thanh ghi DI trong đoạn thêm 6.1. Định địa chỉ tức thời Các lệnh dùng cách định địa chỉ tức thời lấy dữ liệu trong lệnh làm một phần của lệnh. Trong cách này, dữ liệu sẽ được chứa trong đoạn mã thay vì trong đoạn dữ liệu. Dữ liệu cho lệnh MOV AX,1000h được cung cấp tức thời sau mã lệnh B8. Chú ý rằng trong mã đối tượng byte dữ liệu cao đi sau byte dữ liệu thấp. Cách định địa chỉ tức thời thường dùng để nạp một thanh ghi hay vị trí bộ nhớ với các dữ liệu ban đầu. Sau đĩ, các lệnh kế tiếp sẽ làm việc với các dữ liệu này. Tuy nhiên, cách định địa chỉ này khơng sử dụng được cho các thanh ghi đoạn. 6.2. Định địa chỉ thanh ghi Một số lệnh chỉ làm cơng việc chuyển dữ liệu giữa các thanh ghi của CPU. Ví dụ như MOV DX,CX sẽ chuyển dữ liệu từ thanh ghi CX vào thanh ghi DX. Ở đây ta khơng cần thực hiện tham chiếu bộ nhớ. Ta cĩ thể kết hợp cách định địa chỉ tức thời và định địa chỉ thanh ghi để nạp dữ liệu cho các thanh ghi đoạn. 6.3. Định địa chỉ trực tiếp Ngồi 2 cách định địa chỉ trên, tất cả các cách định địa chỉ cịn lại đều cần phải truy xuất đến bộ nhớ với ít nhất một tốn hạng. Trong cách định địa chỉ trực tiếp, địa chỉ bộ nhớ được cung cấp trực tiếp như là một phần của lệnh. Ví dụ như lệnh MOV GV: Phạm Hùng Kim Khánh Trang 46
  50. Tài liệu Cấu trúc máy tính& Hợp ngữ Tổ chức CPU AH,[1000h] sẽ đưa nội dung chứa trong ơ nhớ DS:1000h vào thanh ghi AH hay lệnh MOV [2000h],AX sẽ đưa nội dung chứa trong AX vào 2 ơ nhớ liên tiếp DS:2000h và DS:2001h 6.4. Định địa chỉ truy xuất bộ nhớ gián tiếp Các cách định địa chỉ trực tiếp sẽ thuận lợi cho các truy xuất bộ nhớ khơng thường xuyên. Tuy nhiên, nếu một ơ nhớ cần phải truy xuất nhiều lần trong một chương trình thì quá trình nhận địa chỉ (2 byte) sẽ phải thực hiện nhiều lần. Điều này sẽ khơng hiệu quả. Để giải quyết vấn đề này, ta thực hiện lưu trữ địa chỉ của ơ nhớ cần truy xuất trong một thanh ghi con trỏ, chỉ số hay thanh ghi cơ sở (BX, BP, SI hay DI). Ngồi ra, ta cĩ thể sử dụng độ dời bù 2 bằng cách cộng vào các thanh ghi để dời đi so với vị trí được các thanh ghi chỉ đến. Cách định địa chỉ Địa chỉ hiệu dụng (EA – Effective Address) Độ dời Thanh ghi nền Thanh ghi chỉ số Gián tiếp thanh ghi Khơng BX hay BP Khơng Khơng Khơng SI hay DI Cĩ chỉ số -128 ÷ 127 Khơng SI hay DI Cĩ nền -128 ÷ 127 BX hay BP Khơng Cĩ nền và chỉ số Khơng BX hay BP SI hay DI Cĩ nền và chỉ số với độ dời -128 ÷ 127 BX hay BP SI hay DI Như vậy, một độ dời cĩ thể được cộng vào thanh ghi nền và kết quả này được cộng tiếp vào thanh ghi chỉ số. Địa chỉ thu được gọi là địa chỉ hiệu dụng EA. Ngồi ra ta cũng cĩ thể viết cách định địa chỉ gián tiếp như sau: MOV AX,table[SI] Trong đĩ table là nhãn gán cho một vị trí ơ nhớ nào đĩ. Lệnh này sẽ truy xuất phần tử thứ SI trong dãy table (giả sử SI = 2 thì sẽ truy xuất phần tử thứ 2). Chú ý rằng các đoạn mặc định cho các cách định địa chỉ gián tiếp là đoạn stack khi dùng BP, là đoạn dữ liệu khi dùng BX, SI hay DI. VD: Lệnh: MOV AH,10h thực hiện định địa chỉ tức thời MOV AX,[BP + 10] thực hiện định địa chỉ cĩ nền MOV AH,[BP + SI] thực hiện định địa chỉ cĩ nền và cĩ chỉ số 6.5. Định địa chỉ chuỗi Chuỗi là một dãy liên tục các byte hay word lưu trữ trong bộ nhớ dưới dạng các ký tự ASCII. 8086/8088 cĩ các lệnh dùng để xử lý chuỗi, các lệnh này sử dụng cặp thanh ghi DS:SI để chỉ nguồn chuỗi ký tự và ES:DI để chỉ đích chuỗi. Lệnh MOVSB sẽ chuyển byte dữ liệu nguồn đến vị trí đích trong đĩ SI và DI sẽ tăng hay giảm tuỳ theo giá trị của DF. GV: Phạm Hùng Kim Khánh Trang 47
  51. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ Chương 3 BỘ NHỚ 1. Một số khái niệm 1.1. Bộ nhớ (memory) Là thiết bị nhớ cĩ thể ghi và chứa thơng tin. ROM, RAM, cache, đĩa cứng, đĩa mềm, CD đều cĩ thể gọi là bộ nhớ (vì chúng đều lưu trữ thơng tin). Các tính chất: - Dung lượng: khả năng lưu trữ dữ liệu của thiết bị. Ví dụ: CD chứa được 700MB, đĩa mềm chứa được 1.44MB, đĩa cứng chứa được 40 GB, 60GB, cache L1 chứa được 16KB, cache L2 chứa được 256 KB - Tốc độ truy nhập: liên quan đến tốc độ truyền dữ liệu của thiết bị. Tính về tốc độ thì CPU là lớn nhất, kế tiếp là Cache, sau nữa là các loại RAM. - Giao tiếp: cấu trúc bên ngồi của bộ nhớ. Ví dụ, các RAM cĩ số chân cắm và đặc tính khác nhau. 1.2. Phân loại bộ nhớ 1.2.1. ROM (Read Only Memory) Ðây là loại bộ nhớ dùng trong các hãng sãn xuất là chủ yếu. Nĩ cĩ đặc tính là thơng tin lưu trữ trong ROM khơng thể xố được và khơng sửa được, thơng tin sẽ được lưu trữ mãi mãi. Nhưng ngược lại ROM cĩ bất lợi là một khi đã cài đặt thơng tin vào rồi thì ROM sẽ khơng cịn tính đa dụng. Ví dụ điển hình là các con "chip" trên motherboard hay là BIOS ROM để vận hành khi máy tính vừa khởi động. 1.2.2. PROM (Programmable ROM) Mặc dù ROM nguyên thủy là khơng ghi hay xĩa được, nhưng các thế hệ sau của ROM đã đa dụng hơn như PROM. Các hãng sản xuất cĩ thể cài đặt lại ROM bằng cách dùng các loại dụng cụ đặc biệt và đắt tiền. Thơng tin cĩ thể cài đặt vào chip và nĩ sẽ lưu lại mãi trong chip. Một đặc điểm lớn nhất của loại PROM là thơng tin chỉ cài đặt một lần mà thơi. CD cũng cĩ thể được gọi là PROM vì chúng ta cĩ thể lưu trữ thơng tin vào nĩ chỉ một lần duy nhất và khơng thể xố được. 1.2.3. EPROM (Erasable Programmable ROM) Một dạng cao hơn PROM là EPROM, tức là ROM cĩ thể xố và ghi lại được. EPROM khác PROM ở chỗ là thơng tin cĩ thể được viết và xố nhiều lần theo ý người sử dụng, và phương pháp xố là phần cứng (dùng tia hồng ngoại). 1.2.4. EEPROM (Electrically Erasable Programmable ROM) Ðây là một dạng cao hơn EPROM, đặt điểm khác biệt duy nhất so với EPROM là cĩ thể ghi và xố thơng tin lại nhiều lần bằng phần mềm. GV: Phạm Hùng Kim Khánh Trang 48
  52. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ 1.2.5. RAM (Random Access Memory) RAM là thế hệ kế tiếp của ROM, cả RAM và ROM đều là bộ nhớ truy xuất ngẫu nhiên, tức là dữ liệu được truy xuất khơng cần theo thứ tự. Tuy nhiên ROM chạy chậm hơn RAM rất nhiều. Thơng thường ROM cần trên 50ns để xử lý dữ liệu trong khi đĩ RAM cần dưới 10ns. 1.2.6. SRAM (Static RAM) và DRAM (Dynamic RAM) SRAM (RAM tĩnh) là loại RAM lưu trữ dữ liệu khơng cần cập nhật thường xuyên trong khi DRAM là loại RAM cần cập nhật dữ liệu thường xuyên. Thơng thường dữ liệu trong DRAM sẽ được làm tươi (refresh) nhiều lần trong một giây để giữ lại những thơng tin đang lưu trữ, nếu khơng thì dữ liệu trong DRAM cũng sẽ bị mất do hiện tượng rị rỉ điện tích của các tụ điện. Các khác biệt của SRAM so với DRAM: - Tốc độ của SRAM lớn hơn DRAM do khơng phải tốn thời gian refresh - Chế tạo SRAM tốn kém hơn DRAM nên thơng thường sử dụng DRAM để hạ giá thành sản phẩm. 1.2.7. FPM - DRAM (Fast Page Mode DRAM) Là một dạng cải tiến của DRAM, về nguyên lý thì FPM - DRAM sẽ chạy nhanh hơn DRAM do cải tiến cách dị địa chỉ trước khi truy xuất dữ liệu. FPM - DRAM hầu như khơng cịn sản xuất trên thị trường hiện nay nữa. 1.2.8. EDO - DRAM (Extended Data Out DRAM) Là một dạng cải tiến của FPM - DRAM, nĩ truy xuất nhanh hơn FPM - DRAM nhờ một số cải tiến cách dị địa chỉ trước khi truy cập dữ liệu. Tuy nhiên, EDO - DRAM là cần hỗ của chipset hệ thống. Loại bộ nhớ nầy chạy với máy 486 trở lên (tốc độ dưới 75MHz). EDO DRAM cũng đã quá cũ so với kỹ thuật hiện nay, tốc độ của EDO-DRAM nhanh hơn FPM-DRAM từ 10 - 15%. 1.2.9. BDEO-DRAM (Burst Extended Data Out DRAM) Là thế hệ sau của EDO DRAM, dùng kỹ thuật đường ống (pipeline) để rút ngắn thời gian dị địa chỉ. 1.2.10. SDRAM (Synchronous DRAM) Ðây là một loại RAM cĩ nguyên lý chế tạo khác hẳn với các loại RAM trước. Đồng bộ (synchronous) là một khái niệm rất quan trọng trong lĩnh vực số. RAM hoạt động do một bộ điều khiển xung nhịp (clock memory), dữ liệu sẽ được truy xuất hay cập nhật mỗi khi clock chuyển từ logic 0 sang 1, đồng bộ cĩ nghĩa là ngay lúc clock nhảy từ logic 0 sang 1 chứ khơng hẳn là chuyển sang logic 1 hồn tồn (tác động bằng cạnh xung). Do kỹ thuật này, SDRAM và các thế hệ sau cĩ tốc độ cao hơn hẳn các loại DRAM trước, đạt tốc độ 66, 100, 133 MHz. 1.2.11. DDR SDRAM (Double Data Rate SDRAM) Ðây là loại bộ nhớ cải tiến từ SDRAM. Nĩ nhân đơi tốc độ truy cập của SDRAM bằng cách dùng cả hai quá trình đồng bộ khi clock chuyển từ logic 0 sang 1 và từ logic 1 GV: Phạm Hùng Kim Khánh Trang 49
  53. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ sang 0 (dùng cả cạnh âm và cạnh dương). Loại RAM này được CPU Intel và AMD hỗ trợ, tốc độ vào khoảng 266 MHz. (DDR-SDRAM đã ra đời trong năm 2000) 1.2.12. DRDRAM (Direct Rambus DRAM) Hệ thống Rambus (tên hãng chế tạo) cĩ nguyên lý và cấu trúc chế tạo hồn tồn khác loại SDRAM truyền thống. Bộ nhớ sẽ được vận hành bởi một hệ thống phụ gọi là kênh truyền Rambus trực tiếp (direct Rambus channel) cĩ độ rộng bus 16 bit và một xung clock 400MHz (cĩ thể lên tới 800MHz). Theo lý thuyết thì cấu trúc mới nầy sẽ cĩ thể trao đổi dữ liệu với tốc độ 400MHz x 16 bit = 400MHz x 2 bytes = 800 MBps. Hệ thống Rambus DRAM cần một chip serial presence detect (SPD) để trao đổi với motherboard. Ta thấy kỹ thuật mới nầy dùng giao tiếp 16 bit, khác hẳn với cách chế tạo truyền thống là dùng 64 bit cho bộ nhớ nên kỹ thuật Rambus cho ra đời loại chân RIMM (Rambus Inline Memory Module), khác so với bộ nhớ truyền thống. Loại RAM này chỉ được hỗ trợ bởi CPU Intel Pentum IV, tốc độ vào khoảng 400 – 800 MHz 1.2.13. SLDRAM (Synchronous - Link DRAM) Là thế hệ sau của DRDRAM, thay vì dùng kênh Rambus trực tiếp 16 bit và tốc độ 400MHz, SLDRAM dùng bus 64 bit chạy với tốc độ 200MHz. Theo lý thuyết thì hệ thống mới cĩ thể đạt được tốc độ 200MHz x 64 bit = 200MHz x 8 bytes = 1600 MBps, tức là gấp đơi DRDRAM. Ðiều thuận tiện là là SLDRAM được phát triển bởi một nhĩm 20 cơng ty hàng đầu về vi tính cho nên nĩ rất da dụng và phù hợp nhiều hệ thống khác nhau. 1.2.14. VRAM (Video RAM) Khác với bộ nhớ trong hệ thống, do nhu cầu về đồ hoạ ngày càng cao, các hãng chế tạo card đồ họa đã chế tạo VRAM riêng cho video card của họ mà khơng cần dùng bộ nhớ của hệ thống chính. VRAM chạy nhanh hơn vì ứng dụng kỹ thuật Dual Port nhưng đồng thời cũng đắt hơn rất nhiều. 1.2.15. SGRAM (Synchronous Graphic RAM) Là sản phẩm cải tiến của VRAM, nĩ sẽ đọc và viết từng block thay vì từng mảng nhỏ. 1.2.16. Flash Memory Là sản phẩm kết hợp giữa RAM và đĩa cứng, bộ nhớ flash cĩ thể chạy nhanh như SDRAM mà và vẫn lưu trữ được dữ liệu khi khơng cĩ nguồn cung cấp. 1.2.17. Một số thuật ngữ liên quan - PC66, PC100, PC133, PC1600, PC2100, PC2400: PC66, 100, 133MHz là tốc độ của hệ thống chipset của motherboard. PC1600, PC2100, PC2400: ra đời khi kỹ thuật Rambus phát triển. Ðặc điểm của loại motherboard này là dùng loại DDR SDRAM (Double Data Rate Synchronous Dynamic RAM). DDR SDRAM sẽ chạy gấp đơi (trên lý thuyết) loại RAM bình thường vì nĩ dùng cả cạnh dương và âm của xung clock. Do đĩ PC100 sẽ thành PC200 và nhân lên 8 bytes độ rộng GV: Phạm Hùng Kim Khánh Trang 50
  54. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ bus của DDR SDRAM: PC200 * 8 = PC1600. Tương tự PC133 sẽ là PC133 * 2 * 8bytes = PC2100 và PC150 sẽ là PC150 * 2 * 8 = PC2400. - BUS: gồm nhiều dây dẫn điện nhỏ gộp lại, là hệ thống truyền dữ liệu giữa các bộ phận trong máy tính. - FSB (Front Side Bus): bus từ CPU tới bộ nhớ chính. - BSB (Back Side Bus): bus từ bộ điều khiển bộ nhớ tới Cache level 2. - Cache memory: Là loại bộ nhớ cĩ dung lượng rất nhỏ (thường nhỏ hơn 1MB) và chạy rất nhanh (gần bằng tốc độ của CPU). Thơng thường thì Cache nằm gần CPU và cĩ nhiệm vụ cung cấp những dữ liệu thường hay đang sử dụng cho CPU. Sự hình thành của Cache là một cách nâng cao hiệu quả truy xuất của máy tính mà thơi. Những dữ liệu thường sử dụng (hoặc đang) được chứa trong Cache, mỗi khi xử lý hay thay đổi dữ liệu, CPU sẽ dị trong Cache trước xem cĩ tồn tại hay khơng, nếu cĩ nĩ sẽ lấy ra dùng lại cịn khơng thì sẽ tìm tiếp vào RAM hoặc các bộ phận khác. Lấy một ví dụ đơn giản là nếu mở Microsoft Word lên lần đầu tiên sẽ thấy hơi lâu nhưng mở lên lần thứ hai thì nhanh hơn rất nhiều vì trong lần mở thứ nhất các lệnh để mở Microsoft Word đã được lưu giữ trong Cache, CPU chỉ việc tìm nĩ và dùng lại. Cache rất đắt tiền và chế tạo rất khĩ khăn bởi nĩ gần như là CPU (về cấu thành và tốc độ). Thơng thường Cache nằm gần CPU, trong nhiều trường hợp Cache nằm bên trong CPU. Người ta gọi Cache Level 1 (L1), Cache level 2 (L2) là do vị trí của nĩ gần hay xa CPU. Cache L1 gần CPU nhất, sau đĩ là Cache L2 - Xen kẽ (interleave): là một kỹ thuật làm tăng tốc độ truy xuất bằng cách giảm bớt thời gian nhàn rỗi của CPU. Ví dụ, CPU cần đọc thơng tin thơng từ hai nơi A và B khác nhau, vì CPU chạy quá nhanh nên A chưa kịp lấy dữ liệu ra, CPU phải chờ. Khi đĩ CPU cĩ thể lấy dữ liệu từ B rồi sau đĩ trở lại A. Do đĩ, CPU cĩ thể rút bớt thời gian mà lấy được dữ liệu ở cả A và B. - Bursting: là một kỹ thuật khác để giảm thời gian truyền tải dữ liệu trong máy tính. Thay vì CPU lấy từng byte một, bursting sẽ giúp CPU lấy thơng tin mỗi lần là một block. - ECC (Error Correction Code): là một kỹ thuật để kiểm tra và sửa lổi trong trường hợp 1 bit nào đĩ của bộ nhớ bị sai giá trị trong khi lưu chuyển dữ liệu. Những loại RAM cĩ ECC thường dùng cho server. Tuy nhiên khơng cĩ ECC cũng khơng phải là mối lo lớn vì theo thống kê 1 bit trong bộ nhớ cĩ thể bị sai giá trị khi chạy trong gần 750 giờ (tức là khoảng 1 tháng). - CAS (Column Address Strobe) latency: là diễn tả thời gian trễ trong việc truy xuất dữ liệu của bộ nhớ và được tính bằng chu kỳ xung clock. Ví dụ, CAS3 là trễ 3 chu kỳ xung clock. Các nhà sản xuất cố gắng hạ thấp chỉ số trễ xuống nhưng nĩ sẽ tỷ lệ nghịch với giá thành sản phẩm. - Số chân của RAM: thơng thường là 30, 72, 144, 160, 168, 184. - Cách tính dung lượng: Thơng thường RAM cĩ hai chỉ số, ví dụ, 16Mx8. Thơng số đầu biểu thị số hàng của RAM trên đơn vị bit, thơng số thứ nhì biểu thị số cột của RAM. 16Mx8 = 16 MegaBit x 8 cột = 128 Mega Bit = 16MB. GV: Phạm Hùng Kim Khánh Trang 51
  55. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ - SIMM (Single In-Line Memory Module): là loại ra đời sớm và cĩ hai loại 30 hay 72 chân. Loại RAM thường tải dữ liệu mỗi lần 8 bit, sau đĩ phát triển lên 32 bit. Loại 72-pin SIMM cĩ chiều rộng 4½" trong khi loại 30-pin SIMM cĩ chiều rộng 3½". Hình 3.1 – Dạng chân của SIMM - DIMM (Dual In-line Memory Modules): cũng gần giống như loại SIMM nhưng cĩ số chân là 72 hoặc 168. Một đặc điểm khác để phân biệt DIMM với SIMM là các chân của SIMM dính lại với nhau tạo thành một mảng để tiếp xúc với memory slot trong khi DIMM cĩ các chân hồn tồn cách rời độc lập với nhau. Một đặc điểm phụ nữa là DIMM được cài đặt thẳng đứng trong khi SIMM thì ấn vào nghiêng khoảng 450. Thơng thường loại 30 chân tải dữ liệu 16 bit, loại 72 chân tải dữ liệu 32 bit, loại 144 (dùng cho notebook) hay 168 chân tải dữ liệu 64 bit. Hình 3.2 – Dạng chân của DIMM GV: Phạm Hùng Kim Khánh Trang 52
  56. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ - SO DIMM (Small Outline DIMM): là loại bộ nhớ dùng cho notebook, cĩ hai loại chân là 72 hoặc 144. Loại 72 chân dùng bus 32 bit, loại 144 chân dùng bus 64 bit. - RIMM (Rambus In-line Memory Modules) và SO RIMM (RIMM dùng cho notebook): là kỹ thuật của hãng Rambus, cĩ 184 chân (RIMM) và 160 chân (SO RIMM) và truyền dữ liệu mỗi lần 16 bit (thế hệ cũ chỉ cĩ 8 bit) nên chạy nhanh hơn các loại cũ. Tuy nhiên do chạy với tốc độ cao, RIMM tụ nhiệt rất cao nên cách chế tạo cũng phải khác so với các loại RAM truyền thống. Như hình vẽ bên dưới bạn sẽ thấy RAM cĩ hai thanh giải nhiệt kẹp hai bên gọi là heat speader. Hình 3.3 – Dạng chân của RIMM 2. Bộ nhớ trong 2.1. Tổ chức bộ nhớ Bộ nhớ thường được tổ chức từ nhiều vi mạch nhớ ghép lại để cĩ độ rộng bus địa chỉ và dữ liệu cần thiết. Các chip nhớ cĩ đầy đủ chức năng của một bộ nhớ bao gồm: - Ma trận nhớ: gồm các ơ nhớ, mỗi ơ nhớ tương ứng với một bit nhớ. - Mạch giải mã địa chỉ cho bộ nhớ. - Mạch logic cho phép đọc. - Mạch logic cho phép ghi. - Các mạch đệm vào, ra. Cách tổ chức đơn giản nhất là tổ chức theo word. Một ma trận nhớ cĩ độ dài của cột bằng số lượng word W và độ dài hàng bằng số lượng bit B của một word. Phương pháp này cĩ thời gian truy xuất ngắn nhưng địi hỏi bộ giải mã lớn khi tổng số word lớn. GV: Phạm Hùng Kim Khánh Trang 53
  57. Tài liệu Cấu trúc máy tính & Hợp ngữ Bộ nhớ Phương pháp giải mã hai bước cho phép giảm kích thước của phần giải mã địa chỉ bắng cách sử dụng khái niệm word logic và word vật lý. Word vật lý bao gồm tất cả các bit trong một hàng của ma trận và word logic là số bit tương ứng được gởi ra đồng thời. Lúc này, bộ nhớ cần hai mạch giải mã: giải mã hàng để chọn word vật lý và mạch giải mã cột cĩ các mạch dồn kênh (multiplexer) chọn một word logic từ một word vật lý. Ví dụ như: 1 RAM dung lượng 2048 x 8 được tổ chức giải mã 2 bước như hình vẽ: A0 ÷ A6 Ma trận nhớ Đệm ngõ Giải mã 128 x 128 bit vào hàng A7 ÷ A10 8 mạch giải mã cột Đệm ngõ ra Hình 3.4 – Giải mã hai bước cho bộ nhớ Ma trận nhớ là 128 x 128 bit, cĩ 128 = 27 word vật lý. Một word vật lý được chọn bởi 7 đường địa chỉ từ A0 ÷A6. Độ giải mã hàng chọn 1 hàng từ 128 hàng. Một word vật lý được chia làm 16 nhĩm 8 bit. Nhĩm thứ nhất chứa bit cao nhất của 16 word logic. Nhĩm thứ 2 chứa các bit tiếp theo và nhĩm cuối cùng chứa các bit thấp nhất. Như vậy mạch giải mã cột gồm 8 bộ dồn kênh 1 → 16 để cung cấp 1 word logic 8 bit. Các bit địa chỉ từ A7÷A10 đều khiển mạch giải mã cột. Trong trường hợp đặc biệt khi số phần tử trong 1 word vật lý bằng số bit trong 1word vật lý thì đĩ là bộ nhớ tổ chức theo bit nghĩa là mỗi word logic cĩ độ dài 1 bit. Các mạch địêm ngõ ra đảm bảo khơng những mức logic mong muốn và cung cấp đủ dịng mà cịn cĩ ngõ ra cực thu hở hay ba trạng thái cho phép kết nối chung với mơt vài bộ nhớ khác. Mạch đệm ngõ ra được điều khiển bằng các tín hiệu chọn mạch CS , cho phép bộ nhớ CE , cho phép ngõ ra OE . 2.2. DRAM 2.2.1. Cấu tạo của DRAM Địa chỉ xác định ơ nhớ chia thành 2 phần: địa chỉ hàng và cột. Hai địa chỉ này được đưa lần lượt vào bộ đệm. Quá trình dồn kênh địa chỉ điều khiển bằng các tín hiệu RAS (Row Access Strobe) và CAS (Column Access Strobe). Bộ điều khiển nhớ của CPU phải GV: Phạm Hùng Kim Khánh Trang 54